diff --git "a/PL9fwy3NUQKwZxV6lHjK-ShPlZD0H8baax/OTm4g7NAKUQ.srt" "b/PL9fwy3NUQKwZxV6lHjK-ShPlZD0H8baax/OTm4g7NAKUQ.srt"
new file mode 100644--- /dev/null
+++ "b/PL9fwy3NUQKwZxV6lHjK-ShPlZD0H8baax/OTm4g7NAKUQ.srt"
@@ -0,0 +1,3747 @@
+1
+00:00:20,720 --> 00:00:26,540
+السلام عليكم ورحمة الله وبركاته في عدد كبير من  الSPLDs
+
+2
+00:00:26,540 --> 00:00:32,180
+available في ال market ممكن تستخدمها طبعا كل SPLD
+
+3
+00:00:32,180 --> 00:00:40,620
+عبارة عن chip لها رقم أو لها code خليني أقول على 
+
+4
+00:00:40,620 --> 00:00:46,600
+بعضه لأنه مجموعة أرقام زائد أحرف بيبدأ ال code هذا
+
+5
+00:00:46,600 --> 00:00:52,980
+برقم بيحدد عدد ال input output زي ما هنشوف بعدين في
+
+6
+00:00:52,980 --> 00:00:58,260
+letter بيحدد ال type of flip-flop أو ال logic
+
+7
+00:00:58,260 --> 00:01:03,040
+المستخدم بال output logic macro cell اللي شفناها
+
+8
+00:01:03,040 --> 00:01:09,460
+المرة اللي فاتت بعدين بيجي رقم بعد الحرف بيحدد عدد
+
+9
+00:01:09,460 --> 00:01:15,900
+ال outputs كم output pin فيه في ال chip بعدين بيجي
+
+10
+00:01:15,900 --> 00:01:21,440
+hyphen يعني الشرطة التحتانية دي sorry ال hyphen 
+
+11
+00:01:21,440 --> 00:01:26,280
+شرطة عادية hyphen تمام، بعدين بيجي الرقم بيحدد ال
+
+12
+00:01:26,280 --> 00:01:32,460
+speed تبعت اللي هي ال ال SPLD، بعدين بيجي لك
+
+13
+00:01:32,460 --> 00:01:37,940
+اللي هو letter بيحدد ال power level هل هي low power
+
+14
+00:01:37,940 --> 00:01:41,420
+dissipation أو high power أو medium كده هي ال power
+
+15
+00:01:41,420 --> 00:01:45,400
+level dissipation بعدين ال package type هل هي مثلا
+
+16
+00:01:45,400 --> 00:01:50,140
+ceramic ال package نفسه أو plastic بعدين ال
+
+17
+00:01:50,140 --> 00:01:54,460
+temperature range هل هي لاستخدام المنزلي أماكن عادية
+
+18
+00:01:54,460 --> 00:01:58,420
+درجة عادية مكيفة أو في ال outdoor برا يعني في 
+
+19
+00:01:58,420 --> 00:02:02,480
+الشمس أو في مناطق شديدة الحرارة مثلا أو في مصانع
+
+20
+00:02:02,480 --> 00:02:10,640
+أو كده من ال SPLDs المشهورة اللي 16V8 طلعت هنا
+
+21
+00:02:10,640 --> 00:02:14,540
+ماكتبش كل الكود مش هأقولنا في الأول فيديو رقم 
+
+22
+00:02:14,540 --> 00:02:20,840
+اللي هو رقم input output بعدين حرف و بيحدد نوع ال
+
+23
+00:02:20,840 --> 00:02:24,740
+logic أو ال flip-flop اللي مستخدم في المخصص والرقم
+
+24
+00:02:24,740 --> 00:02:28,780
+بيحدد عدد ات اللي هو ال output قبل ال .. بعد
+
+25
+00:02:28,780 --> 00:02:32,300
+الثمانية هنا بيجي شغل تاني اللي احنا ذكرناها تمام؟
+
+26
+00:02:32,300 --> 00:02:35,380
+أوكي ماشي وعندك ده ماتاشر V عشرة ولآشرين V
+
+27
+00:02:35,380 --> 00:02:38,920
+ثمانية ولآشرين V عشرة وست وعشرين V اتناشر وفي
+
+28
+00:02:38,920 --> 00:02:43,920
+غيرهم كثير لكن من المجموعة اللي ذكرها هدول 
+
+29
+00:02:43,920 --> 00:02:47,940
+المشهورين أشهر واحدة فيهم اللي هي اتنين وعشرين V
+
+30
+00:02:47,940 --> 00:02:53,500
+عشرة ال V from versatile type ال versatile يعني زي
+
+31
+00:02:53,500 --> 00:02:59,740
+ما تقول عامة متعددة الاستخدامات والأغراض ده أنا
+
+32
+00:02:59,740 --> 00:03:04,420
+ممكن تعملها programming بحيث تحقق لك عدد كبير من
+
+33
+00:03:04,420 --> 00:03:08,220
+ال input output configurations زي ما بدك زي ما
+
+34
+00:03:08,220 --> 00:03:13,200
+هنشوف ونفصل ال devices هدول وغيرهم فيهم
+
+35
+00:03:13,200 --> 00:03:16,680
+manufacturing معروفين أكثر منهم ال Atmel وال 
+
+36
+00:03:16,680 --> 00:03:20,780
+cypress وال lattice semiconductor وفي غيرهم كمان 
+
+37
+00:03:21,810 --> 00:03:24,710
+زي الموتورولا وغيرهم طبعا ال data sheets بتكون 
+
+38
+00:03:24,710 --> 00:03:27,230
+available في منها بمصارة وفي منها  اللي هي for
+
+39
+00:03:27,230 --> 00:03:29,910
+free فالغالب بتلاقي ال data sheets are available
+
+40
+00:03:29,910 --> 00:03:33,250
+for free يعني بالشكل موجودة على ال internet ممكن
+
+41
+00:03:33,250 --> 00:03:36,190
+تعمل ال downloading وتعرف كل ال capabilities ال
+
+42
+00:03:36,190 --> 00:03:39,710
+capabilities تبعت اللي هي ال ال ال ال SPLD دي اللي
+
+43
+00:03:39,710 --> 00:03:45,990
+أنتَ اخترتها هنشوف ال gate احنا قلنا أشهرهم في
+
+44
+00:03:45,990 --> 00:03:50,090
+المجموعة اللي ذكرناها اللي هو 22V10
+
+45
+00:03:51,170 --> 00:03:54,850
+Okay قلنا ال V Stands for what؟ For إنها
+
+46
+00:03:54,850 --> 00:04:00,570
+Versatile إ��ها متعددة للاستخدامات والأغراض خليني
+
+47
+00:04:00,570 --> 00:04:08,630
+أقول لك في الأول نبدأ ال .. ال .. ال 22 V عشرة
+
+48
+00:04:08,630 --> 00:04:13,890
+بيقول لك إلها اتناشر input pins يعني اتناشر pins
+
+49
+00:04:13,890 --> 00:04:15,750
+ممكن تاخدها ك input حوالي كيوم اللي جيت في الفجر 
+
+50
+00:04:15,750 --> 00:04:18,410
+بس عشان نكون ماشيين إيش اللي هو بال .. بالترتيب
+
+51
+00:04:21,210 --> 00:04:26,810
+ولها عشرة input output pins العشرة input output 
+
+52
+00:04:26,810 --> 00:04:29,950
+ممكن أنت تستخدمهم ك input أو ك output زي ما بدك مش 
+
+53
+00:04:29,950 --> 00:04:32,990
+شرط كلهم input أو كلهم output أي pin ممكن تستخدم
+
+54
+00:04:32,990 --> 00:04:39,190
+input أو output لكن الاتناشر هدول يستخدم فقط كأش ك
+
+55
+00:04:39,190 --> 00:04:42,390
+input صار ال input مع ال input output على بعض 
+
+56
+00:04:42,390 --> 00:04:45,950
+مجموعة كام اتناشر زي عشرة اللي هو كام اللي هو
+
+57
+00:04:45,950 --> 00:04:49,540
+اتناشر اتناشر هو رقم الأولاني مع الرقم الأولاني
+
+58
+00:04:49,540 --> 00:04:54,240
+مجموع ال dedicated input زائد العشرة اللي ممكن
+
+59
+00:04:54,240 --> 00:04:58,140
+يستخدموا ك input وعند ياشر عند output بينما العشرة 
+
+60
+00:04:58,140 --> 00:05:01,600
+اللي في الآخر ها دي اللي هي ممكن يستخدموا input أو 
+
+61
+00:05:01,600 --> 00:05:08,300
+output ممكن يستخدموا ك input أو ياشر أو output ال
+
+62
+00:05:08,300 --> 00:05:11,980
+logic capacity تبعت ال SPLD دي ها دي حوالي خمسمية
+
+63
+00:05:11,980 --> 00:05:15,960
+جيتش وكنّا عرفنا المرة الفاتعة ال logic capacity على
+
+64
+00:05:15,960 --> 00:05:23,010
+أنه ال logic اللي جوا لل chip هي دي بيساوي تقريبا
+
+65
+00:05:23,010 --> 00:05:27,870
+كام ناند جيت كل ناند جيت يعني كام input two inputs
+
+66
+00:05:27,870 --> 00:05:31,270
+مش هأقول واحدة ال logic capacity of this spld اللي
+
+67
+00:05:31,270 --> 00:05:34,390
+هي ثانية وعشرية هي عشرة يبقى كام اللي هي كام two
+
+68
+00:05:34,390 --> 00:05:38,490
+input ناند جيت خمسمية اللي هي ناند جيت عاقل مش
+
+69
+00:05:52,300 --> 00:05:58,200
+طبعا أنتَ إذا برمجت ال chip على أنك استخدمت ال 10 
+
+70
+00:05:58,200 --> 00:06:02,820
+input output ك output بضل إنك تستخدم اللي هم ك
+
+71
+00:06:02,820 --> 00:06:07,820
+input campaign فقط اللي هو 12 pin اللي هم 
+
+72
+00:06:07,820 --> 00:06:18,000
+dedicated طبعا لكن عمليا مالوش معنى تستخدم ال 22
+
+73
+00:06:18,000 --> 00:06:23,550
+input تمام؟ لأنه إذا هتستخدم 22 input كأنه هتأخد 12
+
+74
+00:06:23,550 --> 00:06:26,630
+أصليين والعشرة ال input أو هتخليهم input، صار 
+
+75
+00:06:26,630 --> 00:06:29,150
+مافيش ولا output عندك، output بالكلمة المعنية، you 
+
+76
+00:06:29,150 --> 00:06:30,530
+are implementing something مالوش output، مالوش 
+
+77
+00:06:30,530 --> 00:06:34,810
+معنى، ماشي ولا، يبقى أنتَ at most في ال chip هذي
+
+78
+00:06:34,810 --> 00:06:38,290
+ممكن تستخدم كام input؟ واحد وعشرين، بيضايق لك كام
+
+79
+00:06:38,290 --> 00:06:42,610
+output؟ one pin، تطلع عليه ال output اللي بدك يعني، 
+
+80
+00:06:42,610 --> 00:06:43,170
+okay؟
+
+81
+00:06:46,030 --> 00:06:49,630
+هنشوف ال .. ال .. ال logic diagram تبع ال chip
+
+82
+00:06:49,630 --> 00:06:53,110
+اللي هي هذه ال chip اللي هنشوفه هنا ال gate عبارة
+
+83
+00:06:53,110 --> 00:07:10,470
+عن 28 pin PLCC خلينا 
+
+84
+00:07:10,470 --> 00:07:21,150
+نشوف ال chip نشوف الفيجر يكون أفضل نشوف هذا إيه هذا
+
+85
+00:07:21,150 --> 00:07:25,270
+عبارة عن ال function block diagram اثنين وعشرين بي 
+
+86
+00:07:25,270 --> 00:07:33,430
+عشرة SPLD تلاحظ ال 
+
+87
+00:07:33,430 --> 00:07:38,770
+input عندك إيه خيّرنا عندهم هذا input ممكن نستخدمه 
+
+88
+00:07:38,770 --> 00:07:42,610
+ك input أو ك clock هنشوف كيف ممكن يستخدم ال gate ك
+
+89
+00:07:42,610 --> 00:07:49,770
+clock كم input ناقصهم؟ واحد اثنين ثلاثة أربعة خمسة
+
+90
+00:07:49,770 --> 00:07:56,870
+ستة سبعة ثمانية تسعة عشر
+
+91
+00:07:56,870 --> 00:08:04,210
+أحد عشر اثنا عشر فعلا زي ما قلنا اثنا عشر input وتلاحظ كل
+
+92
+00:08:04,210 --> 00:08:09,050
+input إنه buffer وإنه بيخش على ال logic اللي جوا
+
+93
+00:08:09,050 --> 00:08:13,130
+بال normal state وبال complement بال true وال False
+
+94
+00:08:13,130 --> 00:08:17,990
+وال complement اللي هو تبعه فعلا عندي اثنا عشر 
+
+95
+00:08:17,990 --> 00:08:25,270
+input اثنا عشر pins مخصصين لل input اتلاحظ ال input
+
+96
+00:08:25,270 --> 00:08:32,070
+هذا ممكن استخدمه ك input عادي أو ك clock لو أنا 
+
+97
+00:08:32,070 --> 00:08:34,650
+استخدمته ك clock اتلاحظ وين بيخش وطلع تعال كده 
+
+98
+00:08:35,630 --> 00:08:39,670
+داخل ال clock تبع ال macro cell أولانية وال macro
+
+99
+00:08:39,670 --> 00:08:42,930
+cell جوا فيه flip flop مش هأقول وغير إنه رايح ال
+
+100
+00:08:42,930 --> 00:08:46,550
+clock input تبع ال flip-flop الجوانية وكمان نفسه
+
+101
+00:08:46,550 --> 00:08:51,730
+خاشش على  علق ال MC التانية وكذا البجينة معناته
+
+102
+00:08:51,730 --> 00:08:56,290
+إذا أنت استخدمت ال input ك clock بيكون global
+
+103
+00:08:56,290 --> 00:09:06,730
+common مشترك لكل ال macro cells لكل ال macro cell ال
+
+104
+00:09:06,730 --> 00:09:13,630
+cells بعدين
+
+105
+00:09:13,630 --> 00:09:24,230
+اتلاحظ إنه في هنا signal اسم reset هذه برضه signal
+
+106
+00:09:24,230 --> 00:09:32,610
+is global داخل لكل flip-flops it is asynchronous
+
+107
+00:09:32,610 --> 00:09:37,440
+reset يعني ممكن يعمل reset لل flip-flops يسافرها
+
+108
+00:09:37,440 --> 00:09:43,720
+يعني على السيكون أصلي يعني مش محتاج لل clock once 
+
+109
+00:09:43,720 --> 00:09:50,060
+it is active بيعمل clear لكل flip-flops ال reset
+
+110
+00:09:50,060 --> 00:09:52,600
+هذا هنشوف الجد تفصيله أكثر يعني لهذا لسه فيه كمان
+
+111
+00:09:52,600 --> 00:10:00,420
+تفصيل وفي في المقابل من تحت input تاني للماكو
+
+112
+00:10:00,420 --> 00:10:07,020
+سيلز لل flip-flops اسمه preset اسمه إيش؟ reset هذا
+
+113
+00:10:07,020 --> 00:10:13,240
+synchronous يعني مش المعايش مع ال clock if it is
+
+114
+00:10:13,240 --> 00:10:18,080
+active مع ال next clock بيعمل setting لفليب فلوبز
+
+115
+00:10:18,080 --> 00:10:21,720
+اللي جوه ال macro cells setting يعني بيخليها بكم؟
+
+116
+00:10:21,720 --> 00:10:28,620
+بيخليها بواحدة بيخليها بيأش؟ بواحدة اتلاحظ هنا
+
+117
+00:10:31,710 --> 00:10:35,010
+اللي طالع طبعا هنا جوا اللي هو ال gray هذا ال
+
+118
+00:10:35,010 --> 00:10:43,690
+rectangle ال gray الرمادي في ال and ال ray ال ray 
+
+119
+00:10:43,690 --> 00:10:47,790
+اللي شفنا زيه المرة الفاتة وهنشوف تفصيلها الجهة 
+
+120
+00:10:47,790 --> 00:10:55,130
+اتلاحظ ال ال or gate الأولانية هنقول إنها جزء من
+
+121
+00:10:55,130 --> 00:11:02,240
+ال OMC اتلاحظ هنا في خط مكتوب عليه ثمانية معناته
+
+122
+00:11:02,240 --> 00:11:07,100
+داخل ك input لل OR gate تبعت هذه ال outputs تبع
+
+123
+00:11:07,100 --> 00:11:12,640
+كم and gate ثمانية and gates هذا معناه الثمانية و
+
+124
+00:11:12,640 --> 00:11:17,680
+هنا مكتوب كام عشرة معناته ال OR gate تبع ال OLMC 
+
+125
+00:11:17,680 --> 00:11:23,620
+هذه داخلها ال outputs تبعت عشرة and gates جايين من
+
+126
+00:11:23,620 --> 00:11:29,920
+هنا وكذا يعني بالنسبة للباجين تلاحظ هنا هنا في
+
+127
+00:11:29,920 --> 00:11:42,250
+كمان خط هتلاقي جاي من and gate هتلاقي جاي
+
+128
+00:11:42,250 --> 00:11:43,610
+من and gate هتلاقي جاي من and gate هتلاقي جاي من
+
+129
+00:11:43,610 --> 00:11:44,010
+and gate هتلاقي جاي من and gate هتلاقي جاي من and
+
+130
+00:11:44,010 --> 00:11:44,710
+هتلاقي جاي من and gate هتلاقي جاي من and gate
+
+131
+00:11:44,710 --> 00:11:46,650
+هتلاقي جاي من and gate هتلاقي جاي من and gate
+
+132
+00:11:46,650 --> 00:11:53,190
+هتلاقي جاي
+
+133
+00:11:53,190 --> 00:11:59,850
+من and
+
+134
+00:11:59,920 --> 00:12:02,600
+ماشي لأ هو function بال and gate بتغير مع
+
+135
+00:12:02,600 --> 00:12:05,040
+التوصيلات اللي بيشتغل ك input وتوصيلات بيشتغل ك
+
+136
+00:12:05,040 --> 00:12:10,620
+output وزي ما شفنا المرة اللي فاتت إنه من ال pin
+
+137
+00:12:10,620 --> 00:12:14,340
+هذا داخل على ال logic اللي جوا ال OMC وجوا في 
+
+138
+00:12:14,340 --> 00:12:18,300
+مالتي بلاكس مش هأقول ولا كان في أربع في واحد
+
+139
+00:12:18,300 --> 00:12:21,660
+مالتي بلاكس وفي مالتي بلاكس تاني صغير اثنين
+
+140
+00:12:21,660 --> 00:12:26,850
+في واحد و فصلنا فيهم المرة اللي فاتت مش هأقول واللي 
+
+141
+00:12:26,850 --> 00:12:29,650
+طالع من الاتنين في واحد متن بيكسر ال output of
+
+142
+00:12:29,650 --> 00:12:34,950
+المتن بيكسر كان داخل على إيش؟ على buffer و التالي
+
+143
+00:12:34,950 --> 00:12:38,670
+ال feedback بيخش على ال and gate array بال true
+
+144
+00:12:38,670 --> 00:12:42,170
+form and ال complement إيش؟ form أبقى ارجع على ال
+
+145
+00:12:42,170 --> 00:12:45,670
+figure تبع المحاضرة اللي فاتت عشان تتذكر اللي أنا
+
+146
+00:12:45,670 --> 00:12:53,060
+إيش بقوله تمام؟ Okay ماشي طبعًا في اللي هي signals
+
+147
+00:12:53,060 --> 00:12:57,460
+أخرى كمان هنا غير اللي هم هدول pins أخرى داخلة على
+
+148
+00:12:57,460 --> 00:13:01,440
+شوية program logic بتفيد ال programmer عشان لما يجي
+
+149
+00:13:01,440 --> 00:13:09,120
+برمج إيه اللي هو ال chip هذه تمام okay ماشي
+
+150
+00:13:09,120 --> 00:13:18,720
+تمام
+
+151
+00:13:26,740 --> 00:13:31,200
+خلّينا نشوف ال figure هذا تفصيل  أكثر  من اللي فات
+
+152
+00:13:31,200 --> 00:13:35,260
+كمان تفصيل تفصيل أكثر بكثير من إيش اللي هو اللي
+
+153
+00:13:35,260 --> 00:13:43,440
+فات اللي
+
+154
+00:13:43,440 --> 00:13:47,280
+ضايق هنا ناحية الشمال هو أرقام إيه اللي هي ال pins
+
+155
+00:13:47,280 --> 00:13:52,440
+دعونا نعد ال input output ال input sorry واحد
+
+156
+00:13:52,440 --> 00:14:04,360
+اثنين ثلاثة أربعة خمسة ستة سبعة ثمانية تسعة عشرة
+
+157
+00:14:04,360 --> 00:14:11,120
+أحد عشر وهذا من هنا ياشر 12 هذا
+
+158
+00:14:11,120 --> 00:14:16,840
+ياشر 12 هذا كانت اثنا عشر input فعلًا مش هيكوية لا ال
+
+159
+00:14:16,840 --> 00:14:21,130
+outputs اللي هم ال output اللي بيطلع من ال macro
+
+160
+00:14:21,130 --> 00:14:24,570
+cells من ال buffers تبعونها ال output buffers واحد
+
+161
+00:14:24,570 --> 00:14:28,910
+اثنين ثلاثة أربعة هم تلاقيهم كم اثنا عشر و للناحية
+
+162
+00:14:28,910 --> 00:14:37,450
+اليمين هنا القاعد من ال pins تبع ال output هدول لو
+
+163
+00:14:37,450 --> 00:14:44,910
+تيجي تطلع تجدنا ال orchid ها ديداخلها input كم
+
+164
+00:14:44,910 --> 00:14:48,590
+عددهم ثمانية لو عديت ال and gate هذين اللي حاجبهم
+
+165
+00:14:48,590 --> 00:14:55,510
+كم هتلاقيهم إيش اللي هو ثمانية okay تلاحظ فيه كمان
+
+166
+00:14:55,510 --> 00:15:01,070
+and gate الفجانية هذه تقول هذي اللي بتتحكم في مين
+
+167
+00:15:01,070 --> 00:15:06,250
+اللي هي بال control تبع ال tri state buffer يا
+
+168
+00:15:06,250 --> 00:15:09,290
+بتعملها enabled يا إيش يا disabled  و هذي ال and gate
+
+169
+00:15:09,290 --> 00:15:13,480
+الفالتة اللي فوق خالص التالي على بعض هدول كم and gate
+
+170
+00:15:13,480 --> 00:15:19,820
+كلهم؟ لأ تسعة اللي هي الثمانية اللي داخلين للأرجيت
+
+171
+00:15:19,820 --> 00:15:26,200
+مع ال .. مع هذي بيطلعوا كم؟ بيطلعوا اللي هو تسعة
+
+172
+00:15:26,200 --> 00:15:32,540
+طيب كنا
+
+173
+00:15:32,540 --> 00:15:38,420
+قلنا جداش عدد ال inputs الأصليين اثنا عشر
+
+174
+00:15:40,610 --> 00:15:49,470
+12 مظبوط و كل واحد من ال input بيخش بال true form
+
+175
+00:15:49,470 --> 00:15:53,210
+و بال complement form معناته بيديه كم column في ال
+
+176
+00:15:53,210 --> 00:15:57,390
+columns الموجودة هنا بيديه اثنين معناته اثنا عشر
+
+177
+00:15:57,390 --> 00:16:00,730
+input في اثنين بيديلك كم column المفروض أربعة و
+
+178
+00:16:00,730 --> 00:16:07,030
+عشرين أربع وعشرين و لسه في عندك العشرة input
+
+179
+00:16:07,030 --> 00:16:11,530
+outputs can be configured as ممكن تلاحظ بيجيلك
+
+180
+00:16:11,530 --> 00:16:17,050
+feedback من هنا هاي عشرة وكل واحد داخل بال true
+
+181
+00:16:17,050 --> 00:16:22,950
+and compliment بيديلك عشرة في اثنين بكم بعشرين
+
+182
+00:16:22,950 --> 00:16:28,010
+والأربع والعشرين الأصليين هدول بيديلك كم أربع وأربع
+
+183
+00:16:28,010 --> 00:16:31,920
+وأربعين لذلك كم كونتم فيه أو بين كول .. ال column
+
+184
+00:16:31,920 --> 00:16:35,500
+الأولاني اللي هو هذا رقم كم؟ صفر واحد، اثنين،
+
+185
+00:16:35,500 --> 00:16:38,660
+ثلاثة، بعدين هذا أربعة، خمسة، ستة، سبعة، and so on
+
+186
+00:16:38,660 --> 00:16:41,420
+لغاية الآخر أربعين، واحد وأربعين، اثنين وأربعين، ثلاثة
+
+187
+00:16:41,420 --> 00:16:44,480
+وأربعين، من صفر لغاية ثلاثة وأربعين، هذا القمر ال
+
+188
+00:16:44,480 --> 00:16:48,880
+columns بيديه كم column؟ أربع وأربعين column
+
+189
+00:16:48,880 --> 00:16:53,380
+اتلاحظ
+
+190
+00:16:53,380 --> 00:16:55,580
+أنه .. نبدأ في هذا
+
+191
+00:16:58,860 --> 00:17:03,440
+الآن جيت هذه إلى كم input كلها ك product تطلع هذه
+
+192
+00:17:03,440 --> 00:17:06,380
+الآن جيت الأولاني هذي بتعمل لامين الاسم console
+
+193
+00:17:06,380 --> 00:17:12,620
+set اللي هو داخل على كل flip flops تبع ال OMCs
+
+194
+00:17:12,620 --> 00:17:21,140
+تمام اوكي ماشي هذه الآن جيت الطرفانية هذي ولسه في
+
+195
+00:17:21,140 --> 00:17:24,700
+الآن جيت الثانية هذي برضه هذي function ممكن تكون
+
+196
+00:17:24,700 --> 00:17:30,430
+بأربع وأربعين تمام طبعًا عامل ما يكونش كل ال 44
+
+197
+00:17:30,430 --> 00:17:33,210
+بيكون جزء منهم يعني يقارب فيه حسب اللي لازم إيش
+
+198
+00:17:33,210 --> 00:17:37,570
+اللي هو ال design تمام ذلك هتلاقي فيه
+
+199
+00:17:37,570 --> 00:17:42,610
+interconnects which can be programmed تمام between
+
+200
+00:17:42,610 --> 00:17:48,290
+ال 44 كولام هدول و ال 44 input تبعون ال and gate
+
+201
+00:17:48,290 --> 00:17:54,670
+هذه عشان تشكل اللي هو ال ال control enable تبع
+
+202
+00:17:54,670 --> 00:17:59,360
+البفر هذا زي ما بدك حسب لازم اللي هو ال design
+
+203
+00:17:59,360 --> 00:18:06,500
+تلاحظ بالترقيم اللي هنا ما بدأش من صفر معناته
+
+204
+00:18:06,500 --> 00:18:10,480
+الخط هذا نهايته لغاية رقم كم لغاية ثلاثة وأربعين
+
+205
+00:18:10,480 --> 00:18:15,420
+يعني هذا يبثلك كم خط أربع وأربعين هو ستة lines
+
+206
+00:18:15,420 --> 00:18:20,740
+أولهم رقمه كم صفر و الثاني واحد لغاية كم ثلاثة
+
+207
+00:18:20,740 --> 00:18:24,630
+وأربعين الآن جيت هذه الخطوة تبعها يمثلك كم line
+
+208
+00:18:24,630 --> 00:18:28,950
+برضه أولهم بادي بكام أربع وأربعين وخمس وأربعين
+
+209
+00:18:28,950 --> 00:18:33,210
+وعيد لغاية ما توصل أربع وأربعين هذول ال lines وكذا
+
+210
+00:18:33,210 --> 00:18:37,690
+الأخير هذا الأخير بادي من ثلاثمئة وستة وتسعين تمام
+
+211
+00:18:37,690 --> 00:18:40,610
+عيد عيد عيد في الآخر هيوصل لغاية كم لغاية أربع مئة
+
+212
+00:18:40,610 --> 00:18:46,930
+وتسعة وتلاتين لو جاب الهدف واحد وكذا لو مشيت على
+
+213
+00:18:46,930 --> 00:18:51,110
+هذا الأساس هتلاقي ال numbering عندك هيوصل هنا في
+
+214
+00:18:51,110 --> 00:18:58,270
+الآخر لغاية كاملغاية اللي هي خمس مية .. خمسة وسبعون
+
+215
+00:18:58,270 --> 00:19:01,170
+و سبع مئة وأربعة وستين تمام و أضيف عليهم كمان ..
+
+216
+00:19:01,170 --> 00:19:06,390
+كم .. كمان ثلاثة وأربعين كمان إيش ثلاثة و .. و ..
+
+217
+00:19:06,390 --> 00:19:15,310
+وأربعين تمام كمان ثلاثة وأربعين تلاحظ هنا أن ال
+
+218
+00:19:15,310 --> 00:19:20,450
+and gate هذه اللي تحت لحالها هذه بتشكلك اللي هو ال
+
+219
+00:19:20,450 --> 00:19:23,640
+synchronous set الشاكوة لأ
+
+220
+00:19:51,590 --> 00:19:56,130
+يعني قولنا كل and gate إلى كم input؟ أربع وأربعين
+
+221
+00:19:56,130 --> 00:20:01,170
+مش شكوة لأ okay ماشي
+
+222
+00:20:01,170 --> 00:20:08,670
+طب
+
+223
+00:20:08,670 --> 00:20:08,990
+ماشي
+
+224
+00:20:15,100 --> 00:20:20,060
+لو أنت أحسيت ال and gates هتلاقيهم 132 and gates كل
+
+225
+00:20:20,060 --> 00:20:23,840
+واحد إيه لها أربع وأربعين input لذلك بنقول ال
+
+226
+00:20:23,840 --> 00:20:28,400
+array هذا ممكن نقول عنه 132 فيهاشر وأربع وأربعين
+
+227
+00:20:28,400 --> 00:20:32,880
+يعني في شريحة and array عادي ال and gates 132 كل
+
+228
+00:20:32,880 --> 00:20:40,420
+and gate لها كم input أربع وأربعين inputs اتلاحظ
+
+229
+00:20:40,420 --> 00:20:46,700
+بال .. بال diagram تبع ال SPLD هذي ال Organs مالهاش
+
+230
+00:20:46,700 --> 00:20:51,320
+نفس العدد من ال input لاحظتوا؟
+
+231
+00:20:51,320 --> 00:20:57,220
+مالهاش نفس العدد من ال input من هنا هذه مثلًا كم
+
+232
+00:20:57,220 --> 00:21:00,820
+input؟ أربعة عشر، هذه اثنا عشر، هذه ستة عشر، and so
+
+233
+00:21:00,820 --> 00:21:01,560
+on
+
+234
+00:21:04,390 --> 00:21:09,210
+النفس يريد أن يكون 16 أو 20 أنت في ال design عندما
+
+235
+00:21:09,210 --> 00:21:13,390
+تعمل ال function فيه فهو يحتاج 8 input, 6 input, 10
+
+236
+00:21:13,390 --> 00:21:16,790
+input, 11 input وكذا وكذا وكذا وكذا وكذا وكذا وكذا
+
+237
+00:21:16,790 --> 00:21:21,190
+وكذا وكذا وكذا وكذا وكذا وكذا وكذا وكذا وكذا وكذا
+
+238
+00:21:21,190 --> 00:21:24,470
+وكذا وكذا ساعتها أنت .. يعني most of the time you
+
+239
+00:21:24,470 --> 00:21:27,710
+are wasting الموارد اللي جوا اللي هو SPLD و بيصير
+
+240
+00:21:27,710 --> 00:21:31,230
+بدل و تبزير من غير لازم you are not using اللي هي
+
+241
+00:21:31,230 --> 00:21:36,070
+مقدار ال capacity اللي جوا ال SPLD لذلك شكلها في إيش
+
+242
+00:21:36,070 --> 00:21:38,730
+مثلًا or داخلة ثمانية inputs في عشرة في اثنا عشر في
+
+243
+00:21:38,730 --> 00:21:42,230
+أربعة عشر في ستة عشر في كده ماشي الحال okay و
+
+244
+00:21:42,230 --> 00:21:44,350
+ثاني لو أنت بتعمل two functions و واحدة بده فقط
+
+245
+00:21:44,350 --> 00:21:46,970
+ثمانية input و ثانية بده ستة عشر بيستخدم أم الثمانية
+
+246
+00:21:46,970 --> 00:21:50,990
+و أم الستة عشر و ثاني نبصي مفري ماشي الحال okay
+
+247
+00:21:50,990 --> 00:21:51,270
+ماشي
+
+248
+00:22:01,020 --> 00:22:05,160
+طيب و التالي بيسموه valid product and distribution
+
+249
+00:22:05,160 --> 00:22:10,080
+لأنه فعلًا عدد ال input من or ل or بيختلف valid
+
+250
+00:22:23,160 --> 00:22:27,200
+و لما تقول في عندي R اللي هو ال gate اللي هي مثلًا
+
+251
+00:22:27,200 --> 00:22:31,800
+ثمانية input معناته ممكن تعملك implementation ل
+
+252
+00:22:31,800 --> 00:22:35,940
+function فيها كم لغاية كم product term لغاية
+
+253
+00:22:35,940 --> 00:22:40,100
+ثمانية مش شكوا لأ لكن لو أنت عندك ال function اللي
+
+254
+00:22:40,100 --> 00:22:44,060
+هي عشرة product terms ما ينفعش تستخدم ال R من
+
+255
+00:22:44,060 --> 00:22:50,170
+الثمانية مش شكوا لأ عشرة أو أكثر لو عشرة بتكون على
+
+256
+00:22:50,170 --> 00:22:53,650
+الجد مناسبة أكثر شيء لو ما فيش عشرة بيستخدمياش من
+
+257
+00:22:53,650 --> 00:22:54,430
+الأكبر
+
+258
+00:23:15,410 --> 00:23:20,410
+ال output logic macro cells في ال chip هذه زي
+
+259
+00:23:20,410 --> 00:23:26,070
+اللي شرحناها المرة الفاتة ال output تبع كل واحدة
+
+260
+00:23:26,070 --> 00:23:29,890
+كان في program independently منفصل عن الثاني ممكن
+
+261
+00:23:29,890 --> 00:23:33,290
+تضع كوبناش ال active low لو بدك كوبناش ال active
+
+262
+00:23:33,290 --> 00:23:37,650
+high أو restart active low أو restart active high
+
+263
+00:23:37,650 --> 00:23:41,550
+زي ما شوفنا المرة الفاتة
+
+264
+00:23:50,900 --> 00:23:53,580
+و بيقولك ال chip هادي على الرغم أنه ال capacity
+
+265
+00:23:53,580 --> 00:23:58,220
+بتاعتها كبيرة لخمس مئة تونفوت نانو جيتس إلا أنه هادي
+
+266
+00:23:58,220 --> 00:24:02,660
+من أبسط ال chips يعني حاجة و ليش بيقولك هذا أنا
+
+267
+00:24:02,660 --> 00:24:06,960
+ذكرنا المرة الماضية ممكن تكون عندك ال CPLD توصي ال
+
+268
+00:24:06,960 --> 00:24:11,200
+capacity بتاعتك لثمانية مليون جيتس وكلمت فيه أكثر
+
+269
+00:24:11,200 --> 00:24:15,860
+بكثير من هيك و قلت لك شوف جداش حجم ال system اللي
+
+270
+00:24:15,860 --> 00:24:28,840
+ممكن تحطه في single chip من ال chips هذه لازمنا
+
+271
+00:24:28,840 --> 00:24:32,140
+في تكملة الكلام على ال f111 اللي ذكرناه قبل
+
+272
+00:24:32,140 --> 00:24:36,420
+المحاضرتين يمكن okay بنفسر اللي جات بعملية إس
+
+273
+00:24:36,420 --> 00:24:44,320
+اللي هو ال synthesis عشان
+
+274
+00:24:44,320 --> 00:24:48,200
+نتفسر في ال synthesis بدك تختار في الأول اللي هو ال
+
+275
+00:24:48,200 --> 00:24:54,660
+SPLDS و بعدين تعمل synthesis لل logic و تعمل ال
+
+276
+00:24:54,660 --> 00:24:59,440
+post synthesis اللي هو ال simulation هنفصل فيهم ��ل
+
+277
+00:24:59,440 --> 00:25:03,660
+الجد يمكن يفصلك إياهم بال figure اللي هو التالي
+
+278
+00:25:03,660 --> 00:25:07,760
+خلينا نشوف ال figure على السريع
+
+279
+00:25:07,760 --> 00:25:14,080
+هذا هو تلاحظ أنت بتختار ال target اللي هي PLD
+
+280
+00:25:14,780 --> 00:25:17,520
+المفروض بيكون عندك يعني خبرة يعني أنت بيكون مطلع
+
+281
+00:25:17,520 --> 00:25:20,700
+على يعني و الخبرة ما بتيجيش فجأة يعني أنت أول مرة
+
+282
+00:25:20,700 --> 00:25:23,980
+بتكون فيش عندك خبرة وبعدين بتطلع على data series
+
+283
+00:25:23,980 --> 00:25:28,040
+تبع الـ PLDs العادية بتكون عارف هذه مثلا كم اشتريتها
+
+284
+00:25:28,040 --> 00:25:31,100
+بتنفع كبيرة صغيرة كده تمام بيصير عندك some
+
+285
+00:25:31,100 --> 00:25:33,780
+knowledge بتختار الـ target اللي هي .. ولو طلعت
+
+286
+00:25:33,780 --> 00:25:36,180
+صغيرة بكفي الـ desire هيقولك يعني اللي هو simulator
+
+287
+00:25:36,180 --> 00:25:39,540
+اللي .. ال .. ال .. ال .. الـ place and route تجلجش
+
+288
+00:25:39,540 --> 00:25:45,120
+يعني مش الحياة لو اختارت شيء غير مناسب يقولك هذا
+
+289
+00:25:45,120 --> 00:25:46,940
+صغير ما بنفعش أو ما بنفعش أو ما بنفعش أو ما بنفعش أو
+
+290
+00:25:46,940 --> 00:25:47,960
+ما بنفعش أو ما بنفعش أو ما بنفعش أو ما بنفعش أو
+
+291
+00:25:47,960 --> 00:25:50,080
+ما بنفعش أو ما بنفعش أو ما بنفعش أو ما بنفعش أو
+
+292
+00:25:50,080 --> 00:25:50,140
+ما بنفعش أو ما بنفعش أو ما بنفعش أو ما بنفعش أو
+
+293
+00:25:50,140 --> 00:25:55,680
+ما بنفعش أو ما بنفعش أو ما بنفعش أو ما بنفعش أو
+
+294
+00:25:55,680 --> 00:25:59,720
+ما بنفعش أو ما بنفعش أو ما بنفعش أو ما بنفعش أو
+
+295
+00:25:59,720 --> 00:26:04,960
+ما بنفعش 
+
+296
+00:26:04,960 --> 00:26:07,540
+أو ما بنالـ function اللي بي verify design
+
+297
+00:26:07,540 --> 00:26:10,920
+description بيخش على مين؟ على الـ thensized
+
+298
+00:26:10,920 --> 00:26:14,100
+description
+
+299
+00:26:14,100 --> 00:26:20,080
+stage sorry بيخش على ال .. على ال .. على ال
+
+300
+00:26:20,080 --> 00:26:24,020
+thensizes تمام؟ على ال .. على ال thensizes اللي هو
+
+301
+00:26:24,020 --> 00:26:30,520
+stage ال thensizer يعني تمام؟ هنشوف .. هنفصل فيه
+
+302
+00:26:30,520 --> 00:26:32,900
+كثير هذا الـ gate إذا اللي بيعمل اللي هي الـ stage
+
+303
+00:26:32,900 --> 00:26:37,140
+هذا مين؟ هذا اسم الـ tool اللي هو Synthesizer تمام
+
+304
+00:26:37,140 --> 00:26:40,300
+وقلت لك أنا قبل كده باختصار ايش بيسوي هذا و
+
+305
+00:26:40,300 --> 00:26:43,840
+هالجتها هالجتها هفصلك إن شاء الله هذا بيروح يطلعلك
+
+306
+00:26:43,840 --> 00:26:48,400
+اللي هو شغلتين الأولانية بيسموها Synthesizer Logic
+
+307
+00:26:48,400 --> 00:26:53,880
+VHDL Netlist والتانية EDF Post-Synthesis Netlist
+
+308
+00:26:53,880 --> 00:26:59,020
+تمام على الأولانية هذه بتروح يعمل Yes Post
+
+309
+00:26:59,020 --> 00:27:03,580
+-Synthesis Simulation على الـ file الأولانية أما أنه
+
+310
+00:27:07,240 --> 00:27:12,280
+إذا هتعمل simulation أما أنه يعمل pass للـ
+
+311
+00:27:12,280 --> 00:27:17,000
+simulation sorry pass للـ simulation وقتها اللي
+
+312
+00:27:17,000 --> 00:27:19,400
+أروح للـ stage اللي بعد تلاتة هتكون place and route
+
+313
+00:27:19,400 --> 00:27:25,060
+على فكرة هتكون ايش place and route أو ما يجتازش
+
+314
+00:27:25,060 --> 00:27:31,140
+اللي هي الـ simulation ما يجتازش ايش اللي هو الـ
+
+315
+00:27:31,140 --> 00:27:39,080
+simulation ساعتها هيروح للكونكتور واحد هذا في
+
+316
+00:27:39,080 --> 00:27:42,640
+الفجرة تم تبعها المرة اللي فاتت لو رجعت له بوديك
+
+317
+00:27:42,640 --> 00:27:47,200
+على المرحلة اللي أنت فيها بتعيد كتابة description
+
+318
+00:27:47,200 --> 00:27:54,740
+file تمام ولا بتعيد اللي هو الـ writing تبع اللي هو
+
+319
+00:27:54,740 --> 00:27:58,480
+description file بتأكد أنه مظبوط و بترجعه تاني
+
+320
+00:27:58,480 --> 00:28:06,920
+تمام okay ال ..هذه المرحلة اللي بيعملها يقولنا
+
+321
+00:28:06,920 --> 00:28:08,680
+اللي هي اللي هو طبعا اللي هو ايش اللي هو
+
+322
+00:28:08,680 --> 00:28:11,980
+simulation اتلاحظ بيخش لمرحلة هذه اللي compile
+
+323
+00:28:11,980 --> 00:28:15,500
+test bench file مش المرة اللي فاتت شوفنا test
+
+324
+00:28:15,500 --> 00:28:19,520
+bench file نفس الـ test bench file هذا بيخش على مين
+
+325
+00:28:19,520 --> 00:28:27,040
+مع اللي هو اللي بيخش مع الـ file هذا على ال
+
+326
+00:28:27,040 --> 00:28:31,120
+synthesis simulation post synthesis simulation
+
+327
+00:28:31,120 --> 00:28:36,340
+يعني بعد ما تعمل synthesis تمام؟ بيدك simulation
+
+328
+00:28:36,340 --> 00:28:40,940
+بيسموه post synthesis simulation الـ file هو هذا
+
+329
+00:28:40,940 --> 00:28:45,220
+تمام؟ هنشوف هذا الفيديو بعدين مع الـ compile
+
+330
+00:28:45,220 --> 00:28:52,100
+testbench بيخش على ايش؟ على simulator أما أنه pass
+
+331
+00:28:52,100 --> 00:28:59,200
+أو أنه ايش؟ not pass مش الحال لكن ممكن أنت ما بدكش
+
+332
+00:28:59,200 --> 00:29:03,560
+تعمل simulation synthesis تمام؟ ذلك بتجي هنا على
+
+333
+00:29:03,560 --> 00:29:10,150
+طول لأنه زي ما هنشوف بعدين إذا أنت ناوي تعمل timing
+
+334
+00:29:10,150 --> 00:29:14,010
+simulation بعد الـ place and route بلزمش تعمل الـ
+
+335
+00:29:14,010 --> 00:29:18,150
+what .. اللي هي الـ percent simulation تمام؟ لأن الـ
+
+336
+00:29:18,150 --> 00:29:21,730
+place and route بعمل testing على ال functionality
+
+337
+00:29:21,730 --> 00:29:25,990
+وكمان على الـ timing يعني هو مش هيعمل كل شيء تمام؟
+
+338
+00:29:25,990 --> 00:29:28,410
+لكن أنت لو مش ناوي تعمل place and route اللي الـ
+
+339
+00:29:28,410 --> 00:29:30,690
+chip مش عندك أصلا وكذا بلزمش تعمل الـ place and
+
+340
+00:29:30,690 --> 00:29:35,320
+ياش and اللي هو route لو مش ناوي تعمل place and
+
+341
+00:29:35,320 --> 00:29:39,320
+route بتعمل الـ step اللي هو هذا لكن لو ناوي تعمل
+
+342
+00:29:39,320 --> 00:29:43,080
+place and route بتقدر اياش تتجاوزها على اعتبار ما
+
+343
+00:29:43,080 --> 00:29:46,400
+قال place and route بتعمل اياش simulation ايش نوع
+
+344
+00:29:46,400 --> 00:29:53,100
+سميناه timing تمام يبقى أنت ناوي تعمل place and
+
+345
+00:29:53,100 --> 00:29:56,900
+route simulation you don't need أنك تعمل اللي هي
+
+346
+00:29:56,900 --> 00:29:59,970
+post central simulation لكن لو مش ناوي تعمل الـ
+
+347
+00:29:59,970 --> 00:30:03,550
+place and route تمام الأفضل تعمل هذا تمام يا أبو
+
+348
+00:30:03,550 --> 00:30:19,590
+حلال؟ طيب زي
+
+349
+00:30:19,590 --> 00:30:22,290
+ما قلنا الـ step اللي هي هذه اللي يختار الـ PLD
+
+350
+00:30:22,290 --> 00:30:28,500
+لازم تختار الـ chip فيها sufficient logic اللي بتقدر
+
+351
+00:30:28,500 --> 00:30:31,400
+تحط فيها ال .. ال .. ال .. ال .. ال .. ال .. ال ..
+
+352
+00:30:31,400 --> 00:30:31,760
+ال .. ال .. ال .. ال .. ال .. ال .. ال .. ال .. ال
+
+353
+00:30:31,760 --> 00:30:32,480
+.. ال .. ال .. ال .. ال .. ال .. ال .. ال .. ال ..
+
+354
+00:30:32,480 --> 00:30:33,200
+ال .. ال .. ال .. ال .. ال .. ال .. ال .. ال .. ال
+
+355
+00:30:33,200 --> 00:30:35,880
+.. ال .. ال .. ال .. ال .. ال .. ال .. ال .. ال ..
+
+356
+00:30:35,880 --> 00:30:36,160
+ال .. ال .. ال .. ال .. ال .. ال .. ال .. ال .. ال
+
+357
+00:30:36,160 --> 00:30:37,880
+.. ال .. ال .. ال .. ال .. ال .. ال .. ال .. ال ..
+
+358
+00:30:37,880 --> 00:30:38,380
+ال .. ال .. ال .. ال .. ال .. ال .. ال .. ال .. ال
+
+359
+00:30:38,380 --> 00:30:38,500
+.. ال .. ال .. ال .. ال .. ال .. ال .. ال .. ال ..
+
+360
+00:30:38,500 --> 00:30:41,980
+ال .. ال .. ال .. ال .. ال .. ال .. ال .. ال .. ال
+
+361
+00:30:41,980 --> 00:30:43,640
+ال .. ال .. ال .. ال .. ال .. ال .. ال .. ال .. ال
+
+362
+00:30:43,640 --> 00:30:46,840
+.. ال .. ال .. ال .. ال ..
+
+363
+00:30:46,840 --> 00:30:51,720
+ال .. ال
+
+364
+00:30:51,720 --> 00:30:55,640
+..
+
+365
+00:30:56,050 --> 00:30:59,890
+اللي هو تتحدث بالـ specifications يعني أنت ممكن
+
+366
+00:30:59,890 --> 00:31:02,710
+تختار مثلا اللي هي الـ chip is very huge بتساق و
+
+367
+00:31:02,710 --> 00:31:08,590
+بتزيد كمان بتكفر و بتزيد لكن it is slow هذا بيتقدش
+
+368
+00:31:08,590 --> 00:31:12,830
+الغرض لازم كمان تتقدش الـ timing تفي لازم تفي تشوف
+
+369
+00:31:12,830 --> 00:31:16,910
+فالـ timing requirements اللي تحطته مين في الـ
+
+370
+00:31:16,910 --> 00:31:25,380
+specifications تمام okay هذا بتيجي مع الخبرة اللي
+
+371
+00:31:25,380 --> 00:31:32,780
+بيصير عمليا أنت الـ PLD اللي بتختارها تعمل حسابك
+
+372
+00:31:32,780 --> 00:31:39,340
+أنه تسعى اللوجك اللي هيتطلع في ساجر ما تستهدكش أكثر
+
+373
+00:31:39,340 --> 00:31:43,440
+من تسعين في المية أو حتى ثمانين من اللوجك اللي جوا
+
+374
+00:31:43,440 --> 00:31:48,140
+للـ chip يبقى فيها فاضي ايه شيء في حدود عشر عشرين
+
+375
+00:31:48,140 --> 00:31:54,570
+يقول عشرين هذا بيفيد في ايه؟ ليش الـ place and
+
+376
+00:31:54,570 --> 00:31:59,550
+router .. and route ايش بيسوي أنه لما بين كل
+
+377
+00:31:59,550 --> 00:32:02,030
+component و component تانية لما يمشي الـ signal
+
+378
+00:32:02,030 --> 00:32:04,830
+بيشوف وين أي path أحسن يمشي عشان يوفر في الـ time
+
+379
+00:32:04,830 --> 00:32:08,770
+عشان ينافع الـ timing ايش requirements فلما أنت
+
+380
+00:32:08,770 --> 00:32:12,030
+تخلي فيه اللي هي some portion مش مستخدم بتديه ..
+
+381
+00:32:12,030 --> 00:32:16,840
+بتديله flexibility أكثر في أنه يش .. في أنه ي ..
+
+382
+00:32:16,840 --> 00:32:21,620
+يختار الـ path عشان يفتي بالـ timing المناسب عشان
+
+383
+00:32:21,620 --> 00:32:25,960
+يفتي بالـ timing requirements زاد بيفيد كمان الـ
+
+384
+00:32:25,960 --> 00:32:31,000
+issue أنه أنت لما بتعمل design اللي بيصير مع الوقت
+
+385
+00:32:31,000 --> 00:32:36,130
+بتعمله upgrade صح؟ بتطوره وفي الغالب عملية تطوير
+
+386
+00:32:36,130 --> 00:32:38,870
+بتزود الـ design والـ requirements مش هيك وهي لأ و
+
+387
+00:32:38,870 --> 00:32:41,450
+تالي بزيد الـ logic وتالي على نفس الـ chip اللي
+
+388
+00:32:41,450 --> 00:32:45,190
+اخترتها وعلى نفس الـ pin assignments بتقدر تحط
+
+389
+00:32:45,190 --> 00:32:48,270
+design أكبر من غير ما ترمي الـ board كله مش هيك وهي لأ اي نعم فالمعناته لما أنت تختار PLD في design
+
+390
+00:32:48,270 --> 00:32:52,970
+تعمل حسابك أنه لما تحط الـ design فيها ما تكونش
+
+391
+00:32:52,970 --> 00:32:58,790
+مليانة على الآخر ما تكونش مليانة اياش
+
+392
+00:33:09,520 --> 00:33:14,720
+عشان اختار الـ PLD اللي بدك إياها حاليا بتبتدي
+
+393
+00:33:14,720 --> 00:33:19,600
+تستخدم التنسجر عشان تعمل الـ test للـ logic المطلوب
+
+394
+00:33:27,620 --> 00:33:31,520
+إذا بنقول sentences عبارة عن ايش؟ اللي هي عملية
+
+395
+00:33:31,520 --> 00:33:35,640
+automatic اللي عن طريقها بتحول الـ design الـ visual
+
+396
+00:33:35,640 --> 00:33:39,120
+design description إلى logic إلى ياش إلى ياش إلى
+
+397
+00:33:39,120 --> 00:33:43,100
+logic إلى gates يعني طبعا الـ logic اللي بيطلع is
+
+398
+00:33:43,100 --> 00:33:46,500
+optimized in terms of area عدد الـ gates يعني and
+
+399
+00:33:46,500 --> 00:33:52,000
+speed يعني بيطلعلك logic على قد ما يقدر بيجلل اللي
+
+400
+00:33:52,000 --> 00:33:55,660
+هو الـ area وبيجيل كمان اياش اللي هو الـ speed وده
+
+401
+00:33:55,660 --> 00:33:59,680
+اللي هم تقريبا اللي هو أهم two criteria بيهمك في
+
+402
+00:33:59,680 --> 00:34:05,780
+أي design لأن الـ area كل ما أنت جللت اللي هو الـ
+
+403
+00:34:05,780 --> 00:34:10,920
+area كل ما جللت الـ weight و جللت الـ power
+
+404
+00:34:10,920 --> 00:34:17,640
+dissipation والـ heat هذا كله بتجل إذا جلت اياش
+
+405
+00:34:17,640 --> 00:34:22,920
+اللي هو الـ area والـ speed طبعا كل ما الـ speed جلت
+
+406
+00:34:22,920 --> 00:34:28,120
+كل ما الشيء صار faster وتأكد أنك وفيت بالـ time
+
+407
+00:34:28,120 --> 00:34:32,300
+requirements المطلوبة مش هيك ولا لذلك بتلاقي انواء
+
+408
+00:34:32,300 --> 00:34:36,060
+atomization in terms of these two criteria الـ area
+
+409
+00:34:36,060 --> 00:34:46,100
+and what and الشيء اللي هو الـ speed بس
+
+410
+00:34:46,100 --> 00:34:51,400
+خلي بالك في شغل مهمة يعني هو اللي بيصير بالنسبة
+
+411
+00:34:51,400 --> 00:34:56,640
+لتزعج اللي ميجيه يعني optimization لازم
+
+412
+00:34:56,640 --> 00:35:01,940
+أنت من الأساس تكون مبديله architecture كويسة واخد
+
+413
+00:35:01,940 --> 00:35:09,380
+بالك architecture ايش؟ كويس تمام؟ design معجول
+
+414
+00:35:09,380 --> 00:35:13,360
+يعني هو نوعا ما يعني مش optimal يعني بس يعني مختصر
+
+415
+00:35:13,360 --> 00:35:18,050
+وبيقدر الوظيفة تمام؟ لأنه اللي بيجيه من الـ search
+
+416
+00:35:18,050 --> 00:35:24,370
+بيكون عنده اللي هو الـ search .. ايش بيسموه الـ
+
+417
+00:35:24,370 --> 00:35:31,590
+search scope تبعه بيكون إذا أنت قديت له design bad
+
+418
+00:35:31,590 --> 00:35:35,250
+في الغالب اللي هيطلع هيبقى optimization بس اللي
+
+419
+00:35:35,250 --> 00:35:38,670
+هيكون optimal بمعنى الـ optimal اللي أنت بتفكر فيه،
+
+421
+00:35:38,670 --> 00:35:44,980
+تمام؟ مش هيصل للـ optimum .. أنا أقول لك مثلًا لأن في
+
+422
+00:35:44,980 --> 00:35:48,060
+الأخر من الـ time بالنسبة للـ was limited أنت بدك
+
+423
+00:35:48,060 --> 00:35:50,620
+تعمل synthesis within maximum من أن تكون بالكتير
+
+424
+00:35:50,620 --> 00:35:52,880
+أو أجلّي يكون عامل اللي طلع الـ logic مش هيك ولا
+
+425
+00:35:52,880 --> 00:35:59,420
+مش ماجول على كل عامل الـ synthesis يقعد ساعة و
+
+426
+00:35:59,420 --> 00:36:02,280
+هتصبر عليه ساعة مش هيك ولا الـ design كتير كبير
+
+427
+00:36:02,280 --> 00:36:05,300
+بيمر بمراحل عادية و تعمل كل step في كذا مرة it is
+
+428
+00:36:05,300 --> 00:36:11,260
+iterated بتكرر مش هيك ويلان زي لما أنا أجي أقول لك في
+
+429
+00:36:11,260 --> 00:36:16,760
+مفتاح مثلًا ضايع و بدنا ندور عليه، طب هو لأ أقول لك
+
+430
+00:36:16,760 --> 00:36:21,540
+المفتاح في الجطار، الجطار الغزاني الـ search، الـ
+
+431
+00:36:21,540 --> 00:36:25,780
+scope، و أسعار، يمكن تجد حياتك لغاية ما تموت ما
+
+432
+00:36:25,780 --> 00:36:29,940
+تلاقيهوش المفتاح، مش هيك ويلان، لكن أقول لك المفتاح
+
+433
+00:36:29,940 --> 00:36:32,800
+في الزغارة اللي قلت لك في مدينة غزان، برضه لسه
+
+434
+00:36:32,800 --> 00:36:36,980
+كبيرة، مش هيك ويلان، طب لو قلت لك في الجامعة ها ده
+
+435
+00:36:36,980 --> 00:36:41,120
+جات مشاكل ولد تمام لو قلت لك في الأوضة هذه في
+
+436
+00:36:41,120 --> 00:36:45,320
+الأوضة هذه بتطلع يمكن بعد ممكن ساعتين ساعة ساعتين
+
+437
+00:36:45,320 --> 00:36:48,280
+ويمكن ما تطلعوش كمان على فكرة في الأوضة هذه ولد
+
+438
+00:36:48,280 --> 00:36:52,900
+مظبوط نشق الـ designs إذا أنت بداية قدرت له اللي هو
+
+439
+00:36:52,900 --> 00:36:58,610
+bad اللي هو design بيحاول يعني optimization بس مش
+
+440
+00:36:58,610 --> 00:37:02,250
+هيديلك حاجة optimal زي ما أنت متوقع أو كده، إذا
+
+441
+00:37:02,250 --> 00:37:07,450
+قديت له حاجة كويسة بيحسنها بيصير أكثر أحسن، لأن إذا
+
+442
+00:37:07,450 --> 00:37:12,050
+قديته حاجة مش كويسة بيحسنها شوية لكن هيضلها bad، لأن
+
+443
+00:37:12,050 --> 00:37:16,830
+أصلًا ما تديله bad إيه هش؟ bad design، إذا معناته
+
+444
+00:37:16,830 --> 00:37:21,250
+حكاية أنه يديلك حاجة اللي هي أكثر كتير بتبدأ منك
+
+445
+00:37:21,250 --> 00:37:26,490
+أنت كـ human كإنسان، كبني آدم، ما هو لأ، ما يتوقعش الـ
+
+446
+00:37:26,490 --> 00:37:30,710
+machine أنه .. أنه تتعمل يعني الحاجة زي ما كنت
+
+447
+00:37:30,710 --> 00:37:33,610
+ترميه على الـ machine، ما هو لأ، تديلك جود زي .. زي
+
+448
+00:37:33,610 --> 00:37:36,810
+أنت بديها .. بديلها من جود، حاجة كويسة، بتحسن لك
+
+449
+00:37:36,810 --> 00:37:40,910
+يعني، لكن إذا ما تديله بإشي bad، حتى لو حصل، هضله
+
+450
+00:37:40,910 --> 00:37:47,210
+بياشي، هيضله bad، هتعفر، 
+
+451
+00:37:47,210 --> 00:37:48,570
+okay ماشي
+
+452
+00:38:00,560 --> 00:38:08,740
+طيب من الفيجور اللي فات شفنا أنه السيطراج عبيده
+
+453
+00:38:08,740 --> 00:38:11,480
+إيش two inputs اللي هو desired subscription file
+
+454
+00:38:11,480 --> 00:38:18,260
+اللي verified وزاد إنك اتحدد له إيش الـ P الـ دى
+
+455
+00:38:21,560 --> 00:38:25,280
+وبنقول كمان مرة بنأكد على إن وظيفة الـ synthesizer
+
+456
+00:38:25,280 --> 00:38:27,880
+أنه يعمل الـ synthesis يعني التخليق يطلع لك logic
+
+457
+00:38:27,880 --> 00:38:34,240
+تمام بحيث بتصرف بالضبط تمام زي ما وصفته أنت في
+
+458
+00:38:34,240 --> 00:38:37,500
+description file زي ما بدك لو تي��ي تعمل simulation
+
+459
+00:38:37,500 --> 00:38:41,160
+يتصرف زي ما أنت عايش زي ما هو موصوف الـ logic اللي
+
+460
+00:38:41,160 --> 00:38:44,920
+يطلع كما هو مكتوب S في description file
+
+461
+00:38:50,840 --> 00:38:53,480
+خلي بالك قال لك تسيب الفايل يعني الو .. يعني الـ
+
+462
+00:38:53,480 --> 00:38:58,420
+simulation تبعه ما جلاش يتصرف زي الف بالك الف بالك
+
+463
+00:38:58,420 --> 00:39:01,380
+.. خلي بالك الف بالك يكين الف بالك حاجة لكن لما
+
+464
+00:39:01,380 --> 00:39:04,980
+عبرت عنه تسيب الفايل يمكن تطلع حاجة تانية هو ما يعرفش
+
+465
+00:39:04,980 --> 00:39:08,600
+الف بالك حاجة يعرف الف بالك تمام؟ هو بتتصرف حسب ما
+
+466
+00:39:08,600 --> 00:39:13,340
+تشوف إنه يطلع تمام؟ بتطيع الـ project؟ تمام؟ if it
+
+467
+00:39:13,340 --> 00:39:19,090
+is simulated؟ exactly it behaves زي this file اللي
+
+468
+00:39:19,090 --> 00:39:26,650
+أنت قديت له إيه تمام okay ماشي إذا
+
+469
+00:39:26,650 --> 00:39:30,570
+هو بيحول الـ design description into a function
+
+470
+00:39:30,570 --> 00:39:36,210
+equivalent get level logic implementation و بتاع
+
+471
+00:39:36,210 --> 00:39:38,470
+اللي بيعمل الـ Boolean functions اللي بتلزم للـ
+
+472
+00:39:38,470 --> 00:39:42,790
+logic اللي طلع وقلنا بيعمل اللي هو logic and
+
+473
+00:39:42,790 --> 00:39:43,910
+state minimization
+
+474
+00:39:46,340 --> 00:39:50,820
+إذا فيش combinational بيعمله minimization درستوا
+
+475
+00:39:50,820 --> 00:39:56,860
+أنتوا في الـ digital design الـ Karnaugh map بس هو في
+
+476
+00:39:56,860 --> 00:39:58,880
+الهدف مستخدمش Karnaugh map بيستخدم الـ tabulation
+
+477
+00:39:58,880 --> 00:40:02,640
+method درستوها الـ tabulation method تمام وطرق شبه
+
+478
+00:40:02,640 --> 00:40:06,420
+في طرق أخرى غير الـ Karnaugh map الـ Karnaugh map معمولة
+
+479
+00:40:06,420 --> 00:40:12,270
+احنا الكوا كبني آدمين كـ human على ورق كده لكن it is
+
+480
+00:40:12,270 --> 00:40:16,070
+not automated أو it is difficult to automate
+
+481
+00:40:16,070 --> 00:40:19,150
+الـ Karnaugh map method في automated method آخر ازاي
+
+482
+00:40:19,150 --> 00:40:22,890
+اللي هو الـ tabulation method تمام ولا أوكي مش
+
+483
+00:40:22,890 --> 00:40:25,210
+مش مشكلة كيف بيعمل زي الموضوع ما ليهاش كمانش لايهاش
+
+484
+00:40:25,210 --> 00:40:29,750
+optimization minimization عشان يقلل عدد الـ terms
+
+485
+00:40:29,750 --> 00:40:34,190
+عدد الـ product terms وعدد الـ terms في كل product
+
+486
+00:40:34,190 --> 00:40:37,050
+اللي هو term كمان بيعمل minimization لها للـ
+
+487
+00:40:37,050 --> 00:40:43,840
+states تمام إذا كان هناك شيء Sequential يعرف أي
+
+488
+00:40:43,840 --> 00:40:47,200
+Machine Sequential ممكن تبدأ من عشرة states و
+
+489
+00:40:47,200 --> 00:40:49,240
+تعملها reduction لغاية ما اتنين أو تلاتة أو أربع
+
+490
+00:40:49,240 --> 00:40:53,640
+حسب كيف الشيء اللي بيلزم بيعمل immunization للـ
+
+491
+00:40:53,640 --> 00:40:57,020
+combination وكمان إيش للـ states عشان يقلل عدد الـ
+
+492
+00:40:57,020 --> 00:41:00,060
+flip-flops اللازمة وبيخزن الـ simplified Boolean
+
+493
+00:41:00,060 --> 00:41:04,400
+functions some intermediate from تمام الأوثوبر
+
+494
+00:41:04,400 --> 00:41:06,940
+تبعه بنقول عنه get level logic description
+
+495
+00:41:09,520 --> 00:41:12,940
+Sometimes الـ Gate Level Logic Implementation
+
+496
+00:41:12,940 --> 00:41:17,740
+هذا بيقول عنه Register Transfer Logic أو Level RTL
+
+497
+00:41:17,740 --> 00:41:22,380
+ليه؟ لأن بوصف لك الـ logic in terms of register and
+
+498
+00:41:22,380 --> 00:41:24,920
+Boolean equations لأن الكمبيوتر اللي بتقول عنه أي
+
+499
+00:41:24,920 --> 00:41:30,180
+state sequential machine عمومًا عبارة عن flip-flops
+
+500
+00:41:30,180 --> 00:41:34,560
+و some combinational صح ولا لأ؟ مظبوط؟ الكمبيوتر
+
+501
+00:41:34,560 --> 00:41:38,300
+اللي بيحسب لك أما إن نفس الـ state من الـ present
+
+502
+00:41:38,300 --> 00:41:40,980
+state والـ inputs أو الـ combinational التاني
+
+503
+00:41:40,980 --> 00:41:44,220
+بيحسب الـ output in terms of the present and the
+
+504
+00:41:44,220 --> 00:41:51,280
+later input مش هيك؟ إيه نعم فلغالب يقول RTL لأن الـ
+
+505
+00:41:51,280 --> 00:41:53,840
+design في الغالب إذا ما كانش combinational بيكون
+
+506
+00:41:53,840 --> 00:41:58,890
+فيه some registers وبذلك بيقول على أنه الـ .. الـ ..
+
+507
+00:41:58,890 --> 00:42:01,310
+الـ get of الـ information اللي طلع براك بيسموه
+
+508
+00:42:01,310 --> 00:42:04,610
+Register Transfer Level RTL الموضوع دراسته على طول
+
+509
+00:42:04,610 --> 00:42:07,210
+architecture مشاركة الآن زي اللي ما كنت أقول مثلًا
+
+510
+00:42:07,210 --> 00:42:11,690
+اللي هو الـ PC gets PC plus واحد هذه RTL statement
+
+511
+00:42:12,480 --> 00:42:18,180
+الـ PC هو رجستر ناحية الشمال والواحد عبارة عن
+
+512
+00:42:18,180 --> 00:42:22,240
+كونستانت والواحد عبارة عن Combinational والواحد
+
+513
+00:42:22,240 --> 00:42:22,620
+عبارة عن Combinational والواحد عبارة عن Combinational
+
+514
+00:42:22,620 --> 00:42:23,000
+والواحد عبارة عن Combinational والواحد عبارة عن Combinational
+
+515
+00:42:23,000 --> 00:42:24,520
+والواحد عبارة عن Combinational الواحد عبارة عن Combinational
+
+516
+00:42:24,520 --> 00:42:26,120
+والواحد عبارة عن Combinational الواحد عبارة عن Combinational
+
+517
+00:42:26,120 --> 00:42:27,140
+والواحد عبارة عن Combinational الواحد عبارة عن Combinational
+
+518
+00:42:27,140 --> 00:42:30,480
+والواحد عبارة عن Combinational الواحد عبارة عن Combinational
+
+519
+00:42:30,480 --> 00:42:35,040
+والواحد عبارة عن Combinational وال يبقى
+
+520
+00:42:35,040 --> 00:42:37,420
+register لأنه فيها registers الـ statement الـ
+
+521
+00:42:37,420 --> 00:42:40,940
+transfer لأنه الـ transfer يجري من المجموع لمين؟ للـ
+
+522
+00:42:40,940 --> 00:42:43,680
+.. للـ PC وطلع أي design يخش فيه combination و
+
+523
+00:42:43,680 --> 00:42:46,160
+تلاقي اللي بيقول الـ PC plus واحد للـ plus هذه لما
+
+524
+00:42:46,160 --> 00:42:49,640
+تتاجر من حضور ماعطب بدك إياه بدك other والـ other
+
+525
+00:42:49,640 --> 00:42:51,820
+.. والـ other عبارة عن إياه عبارة عن combination
+
+526
+00:42:51,820 --> 00:42:56,560
+شكل عبارة عن combination شكل شكل طب طب جت قبل
+
+527
+00:42:56,560 --> 00:42:59,960
+الحكاية المفيدة في الـ VHDL ممكن نوصل حتى لمستوى الـ
+
+528
+00:42:59,960 --> 00:43:05,090
+بغومات وكبسطرات بس كل الكلام اللي بحكيه هذا مع الـ
+
+529
+00:43:05,090 --> 00:43:08,950
+gates أو .. بلزمش في الـ in our case إن نوصل نزل
+
+530
+00:43:08,950 --> 00:43:11,950
+لتحت لترانزيفز والـ .. والشغل هتانى بس بيبقى الـ
+
+531
+00:43:11,950 --> 00:43:14,570
+days معينة اللي ممكن فيها لتحت؟ اه ممكن اه ممكن
+
+532
+00:43:14,570 --> 00:43:18,290
+توصل لمستوى للـ .. للترانزيفز والحاجات هتانى بس
+
+533
+00:43:18,290 --> 00:43:20,830
+بلزمش احنا نوصل في الـ design تبعنا بالمرة للـ ..
+
+534
+00:43:20,830 --> 00:43:23,650
+للترانزيفز والـ gates والشغل هتانى لأن we are
+
+535
+00:43:23,650 --> 00:43:26,550
+using what؟ you are using صح الـ SPLD بقولها بول
+
+536
+00:43:26,550 --> 00:43:30,390
+بش أنت خلاص هي جاي تبقى فيها الـ الـ الـ transistor و
+
+537
+00:43:30,390 --> 00:43:34,030
+everything والـ gate والـ والمقاومات وكلّه جاهز لك
+
+538
+00:43:34,030 --> 00:43:38,370
+صح فبتلزمش تنزل لأكثر مستوى الـ gates والـ
+
+539
+00:43:38,370 --> 00:43:41,170
+registers عشان كان في الـ optimization بس أكثر
+
+540
+00:43:41,170 --> 00:43:43,570
+أخذنا الإلكترونيات كمان والـ optimization على
+
+541
+00:43:43,570 --> 00:43:47,530
+مستوى الـ transistors هذا لما بيكون بيصنع الـ الـ PLD
+
+542
+00:43:47,530 --> 00:43:51,600
+لسه عمال بيصنع فيها هذا لو كنا بنشتغل اقياس نفس
+
+543
+00:43:51,600 --> 00:43:55,020
+الـ chip لأننا لسنا نشتغل اقياس نفس الـ chip طبعًا
+
+544
+00:43:55,020 --> 00:43:56,540
+عندما نشتغل اقياس نفس الـ chip يبدو أنكم لا تعملوا
+
+545
+00:43:56,540 --> 00:43:58,780
+تحذير وتقوموا بإعادة تجارب تجارب تجارب تجارب
+
+546
+00:43:58,780 --> 00:44:00,040
+تجارب تجارب تجارب تجارب تجارب تجارب تجارب تجارب
+
+547
+00:44:00,040 --> 00:44:00,220
+تجارب تجارب تجارب تجارب تجارب تجارب تجارب تجارب
+
+548
+00:44:12,360 --> 00:44:15,840
+هذا أو التالي we don't reach اللي هي down إلى الـ
+
+549
+00:44:15,840 --> 00:44:20,240
+level of اللي ه�� الـ SPLD احنا مش هنغيره صح جزء مش
+
+550
+00:44:20,240 --> 00:44:24,900
+هستخدمه تمام هنبرمجها جزء هستخدم جزء لا يستخدم لك
+
+551
+00:44:24,900 --> 00:44:26,840
+جميل أحوال we are not changing it's also
+
+552
+00:44:26,840 --> 00:44:29,380
+construction تبعها مش هيك ولا أو التالي ما زال مش
+
+553
+00:44:29,380 --> 00:44:32,380
+نوصل نوصل للـ level اللي هو عالي okay ماشي
+
+554
+00:44:38,480 --> 00:44:41,340
+كمان؟ لكن لو بيتكلم على Combinational اللي هو
+
+555
+00:44:41,340 --> 00:44:44,120
+system طبعًا أكيد ما فيش فيه registers مش هيك وغيرها
+
+556
+00:44:44,120 --> 00:44:47,780
+لكن still is بستخدم the same language في وصف
+
+557
+00:44:47,780 --> 00:44:50,560
+الـ gates وبتاع عمومًا بيسميه إيش RT يعني عمومًا الـ
+
+558
+00:44:50,560 --> 00:44:52,420
+sequential system عام من إيش؟ من Combinational مش
+
+559
+00:44:52,420 --> 00:44:55,620
+هيك وغيرها عام إيش؟ من Combinational يعني ببالي
+
+560
+00:44:55,620 --> 00:44:58,520
+Combinational digital بس ما فيش فيه إيش؟ ما فيش فيه 
+
+561
+00:44:58,520 --> 00:45:01,360
+registers ما فيش فيه ايش registers okay ماشي
+
+562
+00:45:11,340 --> 00:45:15,860
+الـ Synthesizer اللي هو الـ functional اللي هو
+
+563
+00:45:15,860 --> 00:45:22,130
+simulation كان في عندك compiler مظبوط ولإني بيعمل 
+
+564
+00:45:22,130 --> 00:45:26,890
+اللي هو syntax اللي هو analysis وبيكتشف لك ال
+
+565
+00:45:26,890 --> 00:45:33,450
+static اللي هي semantic errors وكمان خلال ال
+
+566
+00:45:33,450 --> 00:45:37,970
+simulation بتكتشف ال dynamic semantic errors مش 
+
+567
+00:45:37,970 --> 00:45:40,750
+هيك ولا ايه؟ نعم قال جيت الستارزا ممكن يستخدم نفس
+
+568
+00:45:40,750 --> 00:45:44,420
+ال compiler أو ممكن ال compiler تاني أو كمبايلر ايش
+
+569
+00:45:44,420 --> 00:45:49,600
+ماتفرجش المهم ايش بدك ايش كمبايلر عشان يعمل يحولك 
+
+570
+00:45:49,600 --> 00:45:55,540
+ال code إلى some intermediate اللي هي form used by
+
+571
+00:45:55,540 --> 00:46:01,980
+اللي هي ال synthesis azure مش في الحال و
+
+572
+00:46:01,980 --> 00:46:05,920
+تالي ممكن بما أن في كمبايلر هيعطيلك ال synthesis
+
+573
+00:46:05,920 --> 00:46:09,850
+arrows إذا في شيء في ال source code لإنه زي ما هشوف 
+
+574
+00:46:09,850 --> 00:46:14,490
+بعد هيك مش كل ال constructs تبع ال VHL are
+
+575
+00:46:14,490 --> 00:46:18,830
+synthesizable يعني مش كل التراكيب الجمل اللي 
+
+576
+00:46:18,830 --> 00:46:22,810
+موجودة في ال VHL هي بتتحول ل logic ل hardware
+
+577
+00:46:22,810 --> 00:46:27,170
+بتحول ايه؟ ل hardware يعني ممكن تلاقي في ال 
+
+578
+00:46:27,170 --> 00:46:31,070
+synthesizer بتستخدم مثلا تقوله اي و اس كذا تمام؟
+
+579
+00:46:31,070 --> 00:46:32,770
+هتلاقي إن أنا مش هيقدر احولك ايه ل hardware مثلا
+
+580
+00:46:34,400 --> 00:46:37,960
+بالك يعني ممكن تعمل مجرد function simulation لكن 
+
+581
+00:46:37,960 --> 00:46:41,280
+تحويلها ل hardware مش هيقدر وبالتالي بنقول مش كل 
+
+582
+00:46:41,280 --> 00:46:45,340
+ال VHDL constructs are testable مش كلها بتتحول ليش
+
+583
+00:46:45,340 --> 00:46:48,940
+ل hardware ده اللي اتلاف الكتاب هذا هو معنى وفي
+
+584
+00:46:48,940 --> 00:46:51,680
+معظم كتب اللي هو ال VHDL أو ال digital system
+
+585
+00:46:51,680 --> 00:46:55,700
+design بيستخدموا جمع ال statements اللي testable
+
+586
+00:46:55,700 --> 00:47:00,720
+يعني بتتحول ليشلها دور، لها logic، ليش لها دور؟
+
+587
+00:47:00,720 --> 00:47:04,480
+طيب لو أنت عمالك تعمل sentences و you are اللي هو
+
+588
+00:47:04,480 --> 00:47:06,500
+using a statement which are not synthesizable
+
+589
+00:47:06,500 --> 00:47:09,580
+بيقولك في عرضه ال sentence is error، ايه الحاجة؟ 
+
+590
+00:47:09,580 --> 00:47:12,440
+ال statement هاد أيهاش مابقدرش يحولك يعني لها دور،
+
+591
+00:47:12,440 --> 00:47:16,240
+طبعا ولا؟ مابقدرش يحولها أيهاش لها دور، طب إذا كيف
+
+592
+00:47:16,240 --> 00:47:19,200
+ايش الحال في الحاجة لو أنت حاجة؟ لازم تشيلها، طبعا 
+
+593
+00:47:19,200 --> 00:47:21,980
+لازمية العملية ايه؟ و ايش كذا؟ بتعملها، لازم أنت
+
+594
+00:47:21,980 --> 00:47:25,040
+تعمل هي design كامل عشان يعمل الجثة هاد، عشان يعم�� 
+
+595
+00:47:25,040 --> 00:47:27,820
+شغلها هادوزي الكام اللي احنا قلنا عنه ك component
+
+596
+00:47:27,820 --> 00:47:29,720
+في ال design هذا موضوع تاني ممكن تشوفه إذا لحجنا
+
+597
+00:47:29,720 --> 00:47:36,280
+في آخر الفصل تمام فإذا أنت أي statement is not 
+
+598
+00:47:36,280 --> 00:47:40,480
+synthesizable بتديلك synthesis error لازم إنك تزيل
+
+599
+00:47:40,480 --> 00:47:44,420
+اللي هي ال construct اللي هو هذا ماشي الحال okay
+
+600
+00:47:44,420 --> 00:47:49,660
+اللي بيصير عملياً إن ال synthesizer بيعمل التلاتة 
+
+601
+00:47:49,660 --> 00:47:52,400
+steps اللي هي التالية خلال عاملة الاشي اللي هي
+
+602
+00:47:52,400 --> 00:47:57,610
+synthesis language synthesisبيحول لك ال design
+
+603
+00:47:57,610 --> 00:48:03,830
+description كمان إلى representation بيستخدم فيه ال 
+
+604
+00:48:03,830 --> 00:48:07,950
+boolean functions ال boolean equations العادي
+
+605
+00:48:07,950 --> 00:48:12,130
+العادي ال equations بتوصف بتوصف اللي هو اللي هي ال
+
+606
+00:48:12,130 --> 00:48:14,850
+interconnections between ال elements أو ال 
+
+607
+00:48:14,850 --> 00:48:19,990
+function blocks of ال design بعدين بيعمل لك 
+
+608
+00:48:19,990 --> 00:48:23,330
+optimization بيستخدم ال rules تبع ال boolean
+
+609
+00:48:23,330 --> 00:48:27,430
+algebra و some other algorithmic techniques عشان 
+
+610
+00:48:27,430 --> 00:48:30,310
+يجلي الاشي اللي هو ال logic يقول in terms of area
+
+611
+00:48:30,310 --> 00:48:34,110
+and speed و in terms of area and its optimization
+
+612
+00:48:34,110 --> 00:48:38,530
+و هذا ال automation مابعتمدش على ال PLD اللي أنت
+
+613
+00:48:38,530 --> 00:48:43,850
+حددته independent مالوش علاقة تمام بيعمل
+
+614
+00:48:43,850 --> 00:48:46,170
+optimization in terms of area and speed مالوش
+
+615
+00:48:46,170 --> 00:48:52,900
+علاقة بال PLD اللي أنت حددته تمام و التالي بلس تيب
+
+616
+00:48:52,900 --> 00:48:55,680
+هذي بتطلعلك تكنولوجي independent get level net
+
+617
+00:48:55,680 --> 00:49:00,500
+list net list يعني file text file في وصفة design
+
+618
+00:49:00,500 --> 00:49:08,640
+بشكل معدل كده تمام equations بس ال description هذه
+
+619
+00:49:08,640 --> 00:49:13,560
+independent get level net list بيكون عمل عشان ال
+
+620
+00:49:13,560 --> 00:49:17,040
+optimization بعدين بيروح يعمل تكنولوجي عشان ال
+
+621
+00:49:17,040 --> 00:49:20,900
+mapping الـ logic اللي طلع هذا الـ get list بيعملها
+
+622
+00:49:20,900 --> 00:49:27,000
+mapping ل target ال PLD تمام؟ طبعاً بيعتمد معناته 
+
+623
+00:49:27,000 --> 00:49:31,660
+الاشي على ال PLD ال architecture و بيعمل كمان شوية
+
+624
+00:49:31,660 --> 00:49:36,060
+optimization و
+
+625
+00:49:36,060 --> 00:49:38,500
+تالي عاملين حوالك technology independent let list
+
+626
+00:49:38,500 --> 00:49:42,350
+إلى technology independent let list من التانية
+
+627
+00:49:42,350 --> 00:49:46,630
+هييطلعاش independent netlist فبما إنه هيعمل mapping
+
+628
+00:49:46,630 --> 00:49:51,570
+يعني هيحط .. يشوف كل ال component من ال netlist 
+
+629
+00:49:51,570 --> 00:49:54,730
+اللي طلعت الأولانية هذه وين هيحطها ليها في ال ..
+
+630
+00:49:54,730 --> 00:49:57,610
+في ال هذا okay ف independent اللي .. اللي هي
+
+631
+00:49:57,610 --> 00:50:02,370
+netlist هتقول إنه ال function هذه تشبه ال place
+
+632
+00:50:02,370 --> 00:50:05,050
+and route يعني دخل في الشغل طبعا ال place and
+
+633
+00:50:05,050 --> 00:50:08,580
+route يعني هي بتشبهها شوية بس ال point إنه لاحظت إن 
+
+634
+00:50:08,580 --> 00:50:11,400
+ال professors مابطلعش على ال timing اياش اللي هو 
+
+635
+00:50:11,400 --> 00:50:15,380
+.. على ال timing specification مالوش دعوة بال
+
+636
+00:50:15,380 --> 00:50:17,920
+timing specification مالوش دعوة بال .. بال timing
+
+637
+00:50:17,920 --> 00:50:22,160
+اللي هو specification أو مالوش دعوة زي ما تقول ..
+
+638
+00:50:22,160 --> 00:50:25,060
+يعني هو ايش بيقول بيقول أنا .. يعني هو بيكون عارف
+
+639
+00:50:25,060 --> 00:50:30,520
+إنه مثلا ال .. ال .. ال .. ال .. ال .. ال PLD فيها 
+
+640
+00:50:30,520 --> 00:50:35,430
+ال .. ال oral فلانية و اللي لها inputs جايين من
+
+641
+00:50:35,430 --> 00:50:42,530
+ثمانية انتش تمام بقول أنا هحط ال part هدا هطلعه ال 
+
+642
+00:50:42,530 --> 00:50:46,470
+auto من ال or و دخله ثمانية انتش أو أربعة انتش 
+
+643
+00:50:46,470 --> 00:50:50,590
+تمام لكن which or بالتحديد مش شرط يحددها بالتحديد
+
+644
+00:50:50,590 --> 00:50:55,250
+تمام which in a sense تمام ولا هو عارف يكون اللي هي 
+
+645
+00:50:55,250 --> 00:50:58,010
+ال P الذي عادي فيها مثلا اللي هي مثلا اللي هي 
+
+646
+00:50:58,010 --> 00:51:00,770
+اتنين or كل واحد اللي هي ثمانية و ليها ثمانية
+
+647
+00:51:00,770 --> 00:51:06,100
+input و لل part هدا هحطه هطلقه باستخدام one or gate
+
+648
+00:51:06,100 --> 00:51:09,340
+ويلها تمام input طب هذي ولا هذي ال synthesizer 
+
+649
+00:51:09,340 --> 00:51:12,880
+مابيحددش و مش innocence بالتحديد لكن ال place and 
+
+650
+00:51:12,880 --> 00:51:16,260
+route بيحدد ليش إنه بيحدد لو place and route لازم
+
+651
+00:51:16,260 --> 00:51:19,640
+كل component و التانية يحسب ال path و يشوف ال time
+
+652
+00:51:19,640 --> 00:51:24,040
+تمام و يشوف ايش ال time عشان يقدر يحدد هل هذا بيفي
+
+653
+00:51:24,040 --> 00:51:29,120
+بال time requirements ولا لأ تمام okay ماشي
+
+654
+00:51:34,520 --> 00:51:38,300
+يعني مثلاً بالـ half other اللي احنا شرحناه قبل هيك 
+
+655
+00:51:38,300 --> 00:51:45,300
+step واحد اللي هي هذه ممكن تطيلك equations لو أنت 
+
+656
+00:51:45,300 --> 00:51:49,480
+حابب ترسمها تطلع equations هو هيطلع لك ايه؟ هيطلع
+
+657
+00:51:49,480 --> 00:51:54,420
+لك something like this شوف هنا هذا طلع من step
+
+658
+00:51:54,420 --> 00:52:02,360
+واحد تمام؟ هاي عندك تلاحظ هنا a هاي ال input a and 
+
+659
+00:52:02,360 --> 00:52:02,620
+b
+
+660
+00:52:17,590 --> 00:52:23,490
+التالي من السيب واحد بيطلعلك ال equations اللي
+
+661
+00:52:23,490 --> 00:52:30,550
+بتطلعلك ال diagram هده تمام text file عادية تكسر ال 
+
+662
+00:52:30,550 --> 00:52:34,370
+description يعني مصر عن طريق text ال questions
+
+663
+00:52:34,370 --> 00:52:40,590
+عادية sum بيساوي a prime b or b prime a ال carry
+
+664
+00:52:40,590 --> 00:52:45,830
+out بيساوي اللي هي a and b that's it تمام؟ okay
+
+665
+00:52:45,830 --> 00:52:51,790
+ماشي هذا اللي بيطلعليش step step واحد
+
+666
+00:52:58,790 --> 00:53:04,710
+step تلاتة بتطلع
+
+667
+00:53:04,710 --> 00:53:11,510
+إلى step تلاتة طبعاً
+
+668
+00:53:11,510 --> 00:53:14,110
+in our case ما فيش optimization هنا مش محتاج اكتماز
+
+669
+00:53:14,110 --> 00:53:19,730
+اكتماز و جاهزة ال step تلاتة بتطلع اليهو
+
+670
+00:53:19,730 --> 00:53:23,290
+technology dependent netlist
+
+671
+00:53:25,490 --> 00:53:33,510
+يعني بيطلع توصيف تمام لل design معتمد
+
+672
+00:53:33,510 --> 00:53:37,590
+عالمياً على ال PLD اللي أنت اخترتها مستخدم ال logic
+
+673
+00:53:37,590 --> 00:53:41,970
+components اللي جوا ال PLD تمام بس for your 
+
+674
+00:53:41,970 --> 00:53:46,300
+information اللي بطلعه هنا غلط مش مظبوط فعشانك أنا
+
+675
+00:53:46,300 --> 00:53:52,200
+مالا بتلقوش عليه فاعتبروا هذا ال part مش مظبوط لأن
+
+676
+00:53:52,200 --> 00:53:57,280
+بطلعه هنا ايش عامل لك ملخبط هيئة ال a هذي x or طبعا و
+
+677
+00:53:57,280 --> 00:54:00,400
+بعدين نفسها مشبكة ال out و ال to و هذول اثنين مع 
+
+678
+00:54:00,400 --> 00:54:06,120
+بعض فال diagram هذا غلط تمام okay ماشي ال diagram
+
+679
+00:54:06,120 --> 00:54:07,360
+هذا مش مظبوط
+
+680
+00:54:10,850 --> 00:54:14,850
+لذلك بنقول إن الـ Synthesizer بيعملي كام output 
+
+681
+00:54:14,850 --> 00:54:23,810
+file؟ two output files ال VHDL 
+
+682
+00:54:23,810 --> 00:54:27,190
+netlist اللي هو هذا استخدم بالـ post-synth
+
+683
+00:54:27,190 --> 00:54:31,090
+simulation حسب الفجر اللي قبل شوية و بيطلع
+
+684
+00:54:31,090 --> 00:54:35,380
+technology dependent gate level netlist هنشوف ايش
+
+685
+00:54:35,380 --> 00:54:38,800
+فائدة التانية زي ما أقول لك ال netlist ماهو على
+
+686
+00:54:38,800 --> 00:54:43,800
+بعض sexual description لل interconnections between
+
+687
+00:54:43,800 --> 00:54:51,740
+logic elements يعني ال a بيساوي b or c و بعدين ال x 
+
+688
+00:54:51,740 --> 00:54:57,780
+بيسوي a or z and so on equations netlist
+
+689
+00:55:01,560 --> 00:55:05,880
+الأولاني الـ vhdl netlist عبارة عن design file
+
+690
+00:55:05,880 --> 00:55:10,040
+بيوصف الـ v in vhdl يعني تلاحظ هو من اسمه اسمه 
+
+691
+00:55:10,040 --> 00:55:16,340
+vhdl يعني معناته مكتوب في الـ vhdl في الـ vhhdl
+
+692
+00:55:16,340 --> 00:55:20,660
+okay و in structure بس .. بس أنت مش أنت اللي 
+
+693
+00:55:20,660 --> 00:55:26,660
+بتكتبه مين اللي بيطلعه نفس ال synthesizer هو اللي 
+
+694
+00:55:26,660 --> 00:55:31,520
+بيطلعك إياه يعني ال .. ال synthesizer هيطلع لي ايش
+
+695
+00:55:31,520 --> 00:55:33,640
+.. خلي واحد قبل كلام بقوله مهم كتير أهم من ال code
+
+696
+00:55:33,640 --> 00:55:35,960
+واخد بالك اللي .. اللي احنا قيلنا ال chapter واحد
+
+697
+00:55:35,960 --> 00:55:39,000
+قعدنا فيه أربع .. يمكن كمان لسه بدي كمان محل عشان
+
+698
+00:55:39,000 --> 00:55:42,800
+نخلصه تمام؟ مش مشكلة لكن بقى كده once .. هده حاسين
+
+699
+00:55:42,800 --> 00:55:44,980
+نجري جمعي زي ما هتشوف إن شاء الله don't worry يعني 
+
+700
+00:55:44,980 --> 00:55:50,080
+ماشي و احسنكم ما نجريش اصلا بس خايفين تعالى عشان 
+
+701
+00:55:50,080 --> 00:55:56,290
+الحال أحسنكم .. okay بس مهم كتير الكلام ال .. ال
+
+702
+00:55:56,290 --> 00:55:58,690
+.. ال .. بقوله لأنه لو أنا قلت لك اقرأه لحالك مش
+
+703
+00:55:58,690 --> 00:56:02,350
+هتقراه أنا عارف هتتأكد بقالك عشان تعمل كباشة على
+
+704
+00:56:02,350 --> 00:56:04,570
+عيونك كده و يشتغل معاك ال issue و مش عارف تفاصيل
+
+705
+00:56:04,570 --> 00:56:07,810
+ال issue كده بتصير مش هيك ولا .. لو أنا قلت لك مثلا
+
+706
+00:56:07,810 --> 00:56:10,950
+تفاصيل ال .. ال .. ال .. ال SPL دي خشيناها كل pin و
+
+707
+00:56:10,950 --> 00:56:13,230
+ال .. و ال lines و والداتا بيركو رقم أشهر و كده
+
+708
+00:56:13,230 --> 00:56:16,830
+كده بقالك مش هتطلع عليها وقت بقالك هتطلع دلوقتي
+
+709
+00:56:16,830 --> 00:56:22,620
+بالنسبة لك black box مش هيك ولا .. أوكي ماشي تماما
+
+710
+00:56:22,620 --> 00:56:26,680
+ال VHDL نفسه اللي طلع شباب هو اللي بيستخدم كيونة
+
+711
+00:56:26,680 --> 00:56:30,500
+under test لما تيجي تعمل post sense simulation مش
+
+712
+00:56:30,500 --> 00:56:32,020
+يقول لنا ال function simulation اللي بيستخدم إيه ال
+
+713
+00:56:32,020 --> 00:56:33,920
+function simulation كيونة under test ال
+
+714
+00:56:33,920 --> 00:56:36,760
+description اصلا اللي أنت عملته مش هيك ولا مظبوط
+
+715
+00:56:36,760 --> 00:56:41,960
+ال verified تمام ال compiled يعني و مر بال
+
+716
+00:56:41,960 --> 00:56:45,820
+compilation السريع ال بال post sense simulation
+
+717
+00:56:45,820 --> 00:56:50,020
+بيستخدم إيه ال VHDL test اللي طلعها مين ال
+
+718
+00:56:50,020 --> 00:56:50,700
+researcher نفسه
+
+719
+00:56:55,810 --> 00:56:58,710
+طبعا بيستخدم ال visual netlist بإضافة لميل ال test
+
+720
+00:56:58,710 --> 00:57:01,110
+bench اللي أنت كتبته اتلاحظ ال test bench أنت كده
+
+721
+00:57:01,110 --> 00:57:04,710
+بتدخل في كل مراحل نفسك بتكتبها just once هي بتدخل
+
+722
+00:57:04,710 --> 00:57:07,390
+مع ال function and simulation وتدخل مع ال process
+
+723
+00:57:07,390 --> 00:57:10,910
+وتدخل مع place and route
+
+724
+00:57:17,600 --> 00:57:23,000
+برضه أنت في ال post-sense simulation برضه أنت تحقق
+
+725
+00:57:23,000 --> 00:57:26,640
+ال functional operation تبع ال system بس بعد ما
+
+726
+00:57:26,640 --> 00:57:30,080
+كتبها in terms of ال components تبعت مين ال PLD
+
+727
+00:57:30,080 --> 00:57:35,380
+بدأ verification فعلا صح ولا لا اختلف في الجهة ال
+
+728
+00:57:35,380 --> 00:57:39,100
+جهة
+
+729
+00:57:39,100 --> 00:57:42,160
+التلامدية من ال simulation ال results تبعت
+
+730
+00:57:44,710 --> 00:57:48,610
+الـ Post Sensory Simulation بيقارنها بـ Results
+
+731
+00:57:48,610 --> 00:57:53,990
+تبع الـ Functional Simulation المفروض انهم يكونوا
+
+732
+00:57:53,990 --> 00:57:59,330
+نفسهم لما ما طلعوش نفسهم بيديلك Error فى problem
+
+733
+00:57:59,330 --> 00:58:05,590
+معناه في إش في إش في إش والمفروض يطلعوا نفسهم على
+
+734
+00:58:05,590 --> 00:58:07,690
+فكرة المفروض يعني المفروض ما يكون إش طبيعي ما
+
+735
+00:58:07,690 --> 00:58:13,410
+يطلعش ما يصيرش problem إذا السياسة شغالة سليم تمام؟
+
+736
+00:58:13,410 --> 00:58:16,830
+يعني اختار ال component السليبة من ال .. من ال PLD
+
+737
+00:58:16,830 --> 00:58:20,330
+و لإن هو ال PHDL لثلاثة ولا عاملة أصلا مش إحنا مش
+
+738
+00:58:20,330 --> 00:58:22,390
+شايفينها ولا .. إحنا عاملين function .. فعلنا
+
+739
+00:58:22,390 --> 00:58:23,930
+function simulation ورضي الله يقولها تمام، it's
+
+740
+00:58:23,930 --> 00:58:27,850
+okay فالمفروض is two should be what should be the
+
+741
+00:58:27,850 --> 00:58:29,150
+same، okay
+
+742
+00:58:52,930 --> 00:58:57,530
+والتالي لو الـ functional .. if the science logic
+
+743
+00:58:57,530 --> 00:59:01,450
+is functionally سليم ال post-sense simulation هطلع
+
+744
+00:59:01,450 --> 00:59:04,150
+لك performance زي ال function simulation فكلمة مرة
+
+745
+00:59:04,150 --> 00:59:08,430
+فاتت لما عملنا simulation للـ half-adder ووردكوا
+
+746
+00:59:08,430 --> 00:59:12,730
+performance كان فيها ال ال A و ال B و ال و C اللي
+
+747
+00:59:12,730 --> 00:59:15,770
+طلعوا من تعيين ال test bench و اللي بيطلع لك ال
+
+748
+00:59:15,770 --> 00:59:18,830
+performance مش شايفه يا نعم المفروض ال post-sense
+
+749
+00:59:18,830 --> 00:59:20,710
+simulation يطلع نفس ال performance اللي طلعت في ال
+
+750
+00:59:20,710 --> 00:59:21,450
+function A simulation
+
+751
+00:59:25,020 --> 00:59:29,240
+طبعا نفسها و
+
+752
+00:59:29,240 --> 00:59:31,340
+ال web forms هاتول كمان مش داخل فيهم ال delays لحد
+
+753
+00:59:31,340 --> 00:59:38,060
+تلاني فالي بيعطيك ال delays بيخش في آخر إيش في آخر
+
+754
+00:59:38,060 --> 00:59:47,760
+مرحلة في ال place and route okay
+
+755
+00:59:47,760 --> 00:59:48,080
+ماشي
+
+756
+00:59:52,130 --> 00:59:56,770
+زي ما قلت لكم في بداية المحاضرة، إذا أنت نوع تعمل
+
+757
+00:59:56,770 --> 01:00:00,210
+timing اللي هو simulation، يعني بدك تعمل place and
+
+758
+01:00:00,210 --> 01:00:02,930
+route وبعدين تعمل timing، you don't need to make
+
+759
+01:00:02,930 --> 01:00:08,790
+sense simulation، مش هيك ولا؟ تمام؟ مش .. تمام؟
+
+760
+01:00:08,790 --> 01:00:12,350
+لكن أنت لو مش نوع تعمل place and route، بتعمل
+
+761
+01:00:12,350 --> 01:00:14,970
+senses اللي هو simulation
+
+762
+01:00:33,840 --> 01:00:38,320
+كنا قلنا إن الستلايزر بتطيح كمان file غير ال VHDL
+
+763
+01:00:38,320 --> 01:00:42,620
+Netlist بتطلع تكنولوجيا مستمرة اللي هي Netlist
+
+764
+01:00:42,620 --> 01:00:45,720
+تعتمد على ال PLD اللي اخترتها برضه بيوصف ال
+
+765
+01:00:45,720 --> 01:00:52,940
+connectivity between optimized logic of ال PLD
+
+766
+01:00:52,940 --> 01:00:59,820
+اللي اخترتها وبنحط بفورمات معروفة بسمها E-Def
+
+767
+01:00:59,820 --> 01:01:06,170
+Format from electronic data interchange format هذي
+
+768
+01:01:06,170 --> 01:01:11,470
+تستخدم بين ال industries على اعتبار انها portable
+
+769
+01:01:11,470 --> 01:01:17,190
+format يعني بين كل tool والتاني بيستخدم ال format
+
+770
+01:01:17,190 --> 01:01:23,110
+هذي تمام إذا tool طلعت ال design معين مثلا إذا
+
+771
+01:01:23,110 --> 01:01:29,150
+خزنته بال format اللي هي هذي ال EDIF it is
+
+772
+01:01:29,150 --> 01:01:32,910
+readable by ال next tool اللي هي في ال design طبعا
+
+773
+01:01:32,910 --> 01:01:36,230
+يعني في مثال تبعنا إحنا بعد ال test بدنا نعمل
+
+774
+01:01:36,230 --> 01:01:40,730
+إيه؟ اللي هي place and route فالجهة ال place and
+
+775
+01:01:40,730 --> 01:01:45,550
+route بيستخدمش ال VHDL netlist بيستخدم مين؟ اللي
+
+776
+01:01:45,550 --> 01:01:48,070
+هي ال .. ال .. ال .. ال netlist هذه اللي مكتوب بأي
+
+777
+01:01:48,070 --> 01:01:56,770
+format بال format اللي هي هذه طبعا okay هدقيك ال
+
+778
+01:01:56,770 --> 01:02:01,820
+VHDL netlist فوظيفته هنستخدم فيه إيه فقط؟ أي نعم مع
+
+779
+01:02:01,820 --> 01:02:06,480
+testbench طبعا لكن أنا جيت ال place and route مش
+
+780
+01:02:06,480 --> 01:02:10,100
+على أي فايل الفايل التاني اللي هو هذه ال
+
+781
+01:02:10,100 --> 01:02:15,640
+technology dependent اللي هو netlist طبعا okay
+
+782
+01:02:15,640 --> 01:02:23,900
+ماشي نبدأ برضه بال place and route and timing
+
+783
+01:02:23,900 --> 01:02:24,480
+simulation
+
+784
+01:02:32,390 --> 01:02:34,270
+الـ Place and Route و الـ Timing Simulation هي
+
+785
+01:02:34,270 --> 01:02:38,110
+مراحل من اسم العنوان نفسه place and route logic
+
+786
+01:02:38,110 --> 01:02:42,170
+to PLD بعمل mapping وبزود إيش ال timing ال
+
+787
+01:02:42,170 --> 01:02:48,670
+simulation اللي هو مؤخر part في ال figure واحد
+
+788
+01:02:48,670 --> 01:02:51,730
+واحد واحد ومفصل عندي هل جيت figure واحد عشرة
+
+789
+01:02:51,730 --> 01:02:56,990
+خلينا نشوفه figure واحد عشرة هاي
+
+790
+01:02:56,990 --> 01:03:02,710
+الفيجريعني هذا تفصيل أحد ال steps في ال figure 1 1
+
+791
+01:03:02,710 --> 01:03:10,650
+1 لو ترجع تشوف هنا اتلاحظ
+
+792
+01:03:10,650 --> 01:03:13,790
+ال connect وهذه التلاتة جاي من ال .. لما طلعنا من
+
+793
+01:03:13,790 --> 01:03:19,190
+ال instances اللي فاكرينه فتفصلوا مع بعض اتلاحظ ال
+
+794
+01:03:19,190 --> 01:03:21,890
+input هنا اتلاحظ ال format اللي قبل شوية كلمت
+
+795
+01:03:21,890 --> 01:03:25,510
+عليها it's inside logic إيه دي netlist مش ال VHD
+
+796
+01:03:25,510 --> 01:03:30,960
+netlist صح ولا لأ هدقولها بيخش لمين؟ للـ Posting
+
+797
+01:03:30,960 --> 01:03:33,920
+Simulator بينما هنا يحتاجون الـ EDIF اللي هي
+
+798
+01:03:33,920 --> 01:03:38,940
+فورمات الفيديو هذا طبعا هنا بعمل place and route
+
+799
+01:03:38,940 --> 01:03:43,860
+لـ synthesize logic يعني بيحاول يعمل mapping يقول
+
+800
+01:03:43,860 --> 01:03:46,400
+آه طب ماشي هذا على which instance بالتحديد من ال
+
+801
+01:03:46,400 --> 01:03:48,480
+field دي هينحط يقوله هينحط في مثلا ال orchid هذي
+
+802
+01:03:48,480 --> 01:03:52,520
+بالتحديد طب وهذا مين هيجي ال author تبع ال orchid
+
+803
+01:03:52,520 --> 01:03:57,720
+و كل part في ال EDF هنابيشوف وين هيحط exactly وين
+
+804
+01:03:57,720 --> 01:04:03,540
+اللي هي في ال .. في ال PLD عشان يقدر يحسب ال paths
+
+805
+01:04:03,540 --> 01:04:07,620
+أطوار ال paths ويجداش ال timing تبعها لأنه خلّي
+
+806
+01:04:07,620 --> 01:04:12,940
+بالك ال time ال propagation delay مش بس ال delay
+
+807
+01:04:12,940 --> 01:04:16,340
+تبع ال gates وتبع اللي فيه ال clubs كمان ال delay
+
+808
+01:04:16,340 --> 01:04:22,180
+تبع ال wires قد إيه هي إيش delay تمام؟ كل PLD جاية
+
+809
+01:04:22,180 --> 01:04:25,950
+.. جاية ضمن ال library عشان تكونوا عارفين بيكون كل
+
+810
+01:04:25,950 --> 01:04:29,030
+electrical characteristics تبع ال PLD محتوطين في
+
+811
+01:04:29,030 --> 01:04:31,090
+ال library و بيقدر يجرعها ال software place and
+
+812
+01:04:31,090 --> 01:04:36,650
+route يعرفها تمولها إيه نعم عشان كده عشان هي كنا
+
+813
+01:04:36,650 --> 01:04:39,670
+قلنا بالنسبة ل place and route لما تيجي تعمل
+
+814
+01:04:39,670 --> 01:04:43,790
+design تراعي إن ما تكونش ال PLD ممتلة أكثر من
+
+815
+01:04:43,790 --> 01:04:52,100
+كم 80% ويضل 20% فاضية عشان ال place at root ياخد
+
+816
+01:04:52,100 --> 01:04:54,260
+.. يكون عنده الحرية في إنه يعمل اللي هو ال routing
+
+817
+01:04:54,260 --> 01:04:57,360
+تمام؟ تشوف ال signal هذي الطالعة من ال .. من هنا
+
+818
+01:04:57,360 --> 01:05:00,620
+تيجي من هنا ولا يلفهم ال feedback ولا كده تمام؟
+
+819
+01:05:00,620 --> 01:05:03,300
+عشان ي .. يعمل automation ويجلي ال .. ال time
+
+820
+01:05:03,300 --> 01:05:06,440
+بحيث إنه يفهم ال timing اللي كنا عاملينه تبعتنا و
+
+821
+01:05:06,440 --> 01:05:08,900
+okay هذي مين بيعمل هذي ال stage هذي هو ال place at
+
+822
+01:05:08,900 --> 01:05:11,760
+إيش؟ هذا اسم الطول ال .. ال .. ال .. ال .. ال ..
+
+823
+01:05:11,760 --> 01:05:16,360
+ال .. ال .. ال .. ال rectangle اسم ال إيش؟ اسم
+
+824
+01:05:16,360 --> 01:05:20,570
+الطول .. اسم إيش العملية تلاحظ
+
+825
+01:05:20,570 --> 01:05:24,950
+إيش طلع من هنا طلع
+
+826
+01:05:24,950 --> 01:05:29,490
+لي أول شيء file اسم post-fit vhdl model الـ timing
+
+827
+01:05:29,490 --> 01:05:34,630
+model هذا هو اللي بيستخدم في ال .. إيش ال timing
+
+828
+01:05:34,630 --> 01:05:38,970
+simulation طلعت كل stage لها ال file تبعتها لسه مش
+
+829
+01:05:38,970 --> 01:05:41,870
+هي لها ال unit under test تبعتها بعد وهذا هو ال
+
+830
+01:05:41,870 --> 01:05:45,510
+unit under test في ال timing .. إيش ال simulation
+
+831
+01:05:45,510 --> 01:05:50,800
+اللي اختصرناها UUT unit under test ولسه بده كمية
+
+832
+01:05:50,800 --> 01:05:53,500
+compile test بتاعت ال test bench ال compile داخل
+
+833
+01:05:53,500 --> 01:06:00,000
+اللي كله the same مش هيك واحدة أوكي ماشي بيعملها
+
+834
+01:06:00,000 --> 01:06:04,960
+مين ال simulator إجيت
+
+835
+01:06:04,960 --> 01:06:13,360
+إما إنه ال simulation passed و التالي خلاص أو did
+
+836
+01:06:13,360 --> 01:06:17,840
+not pass بتولي بروح لوحد هدف ال figure بتاع
+
+837
+01:06:17,840 --> 01:06:21,740
+المحاضرة اللي فاتت اللي هو بيراجع ليه تقريبا ال
+
+838
+01:06:21,740 --> 01:06:25,280
+description file اللي أنت كتبته من بدأتها أو بروح
+
+839
+01:06:25,280 --> 01:06:29,820
+لاتنين لل synthesis تمام تشوف أنت إيش ال problem
+
+840
+01:06:29,820 --> 01:06:32,580
+عندك تمام بيجي ربطهم في البيت أنت وعشان يكمل ال 
+
+841
+01:06:32,580 --> 01:06:35,780
+diagram عندك تمام، الـ connectors هدول التلاتة 
+
+842
+01:06:35,780 --> 01:06:37,160
+figures الآخرين، الـ figure هدول الجميلة و اللي
+
+843
+01:06:37,160 --> 01:06:39,820
+جابله ربطهم تمام عن طريق الـ connectors هدول عشان
+
+844
+01:06:39,820 --> 01:06:47,020
+يكون الصورة كاملة عندكو، اتلاحظ أنه كمان الـ place
+
+845
+01:06:47,020 --> 01:06:51,600
+and route هذه الـ stage طلعت لك كمان file اسمه الـ
+
+846
+01:06:51,600 --> 01:06:54,960
+configuration file هو هذا اللي بيستخدم في البرنامج 
+
+847
+01:06:54,960 --> 01:07:00,000
+هتمين الـ pld بقعته الـ file هتمين هيستخدمه الـ
+
+848
+01:07:00,000 --> 01:07:08,260
+programmer مظبوط تبع الـ pld تمام، خلاص بعد كده
+
+849
+01:07:08,260 --> 01:07:11,580
+مافيش simulation بعد الـ time اللي خلصنا تمام،
+
+850
+01:07:13,310 --> 01:07:19,510
+بس لسه فيه testing كمان، بتروح أنت تبرمج الـ PLD و
+
+851
+01:07:19,510 --> 01:07:25,410
+تروح حاططها في الـ system عادي... هالي بالك لو أنت 
+
+852
+01:07:25,410 --> 01:07:26,390
+...ت...ت...ت...ت...ت...ت...ت...ت...ت...ت
+
+853
+01:07:26,390 --> 01:07:26,650
+...ت...ت...ت...ت...ت...ت...ت...ت...ت...ت
+
+854
+01:07:26,650 --> 01:07:26,710
+...ت...ت...ت...ت...ت...ت...ت...ت...ت...ت
+
+855
+01:07:26,710 --> 01:07:26,730
+...ت...ت...ت...ت...ت...ت...ت...ت...ت...ت
+
+856
+01:07:26,730 --> 01:07:26,970
+...ت...ت...ت...ت...ت...ت...ت...ت...ت...ت
+
+857
+01:07:26,970 --> 01:07:27,690
+...ت...ت...ت...ت...ت...ت...ت...ت...ت...ت
+
+858
+01:07:27,690 --> 01:07:28,270
+...ت...ت...ت...ت...ت...ت...ت...ت...ت...ت
+
+859
+01:07:28,270 --> 01:07:28,690
+...ت...ت...ت...ت...ت...ت...ت...ت...ت...ت
+
+860
+01:07:28,690 --> 01:07:32,050
+...ت...ت...ت...ت...ت...ت...ت...ت...ت
+
+861
+01:07:37,930 --> 01:07:42,370
+لما هي تتبرمج الـ PLD و... و تحطها في الـ system مش 
+
+862
+01:07:42,370 --> 01:07:49,790
+شرطها كما تتوقع، ليش؟ ممكن هو في شغلات يعني... يمكن 
+
+863
+01:07:49,790 --> 01:07:52,390
+إذا كان عامل و كان... هو is... يمكن شغلات في باقي
+
+864
+01:07:52,390 --> 01:07:54,590
+الـ system، هي في الآخر part من الـ system، مش هيكوا
+
+865
+01:07:54,590 --> 01:07:58,650
+أعلن؟ مظبوط و أعلن، part يعني... من الـ system،
+
+866
+01:07:58,650 --> 01:08:02,550
+يمكن في شغلات الـ system كله سليم، هو بيبرمج سليم و
+
+867
+01:08:02,550 --> 01:08:07,250
+إزاي ما بده و كل شيء تمام، تمام، لكن أنت نفسك يمكن في
+
+868
+01:08:07,250 --> 01:08:13,110
+one pin من الـ PLD برمجته كـ output ومع باقي الـ
+
+869
+01:08:13,110 --> 01:08:17,850
+system هيغذي مثلًا عشرة inputs تانية وأنت كـ
+
+870
+01:08:17,850 --> 01:08:21,430
+computer engineer ما أخذتش الـ current driving
+
+871
+01:08:21,430 --> 01:08:25,470
+capability تبع الـ output هذا اللي مثلًا اتكرت فيه
+
+872
+01:08:25,470 --> 01:08:29,290
+الـ ten inputs تانية مش هتشتغل هتسخن ولو بتحسها 
+
+873
+01:08:29,290 --> 01:08:30,450
+بيدك بعد شوية حتلاقي حركة 
+
+874
+01:08:34,410 --> 01:08:37,530
+بتتحرك في هند هقولكو ليها على السريع، لو تعمل 
+
+875
+01:08:37,530 --> 01:08:40,890
+design لـ system لو بتحط chips وكده بتحط إيديك
+
+876
+01:08:40,890 --> 01:08:45,210
+التنتين كلهم على كل الـ chips وبعدين بتروح تشغل الـ
+
+877
+01:08:45,210 --> 01:08:51,130
+power بتحط إيديك على طول تمام؟ إذا حسيت ب... بس
+
+878
+01:08:51,130 --> 01:08:57,450
+بدفق بتخلي تثبت، لكن لو أي chip لسعتك على طول بتروح
+
+879
+01:08:57,450 --> 01:09:02,140
+طرفي في إيش غلط، ما فيه something is short أو في الـ
+
+880
+01:09:02,140 --> 01:09:04,580
+you are driving اللي هو من الـ output أكثر مما
+
+881
+01:09:04,580 --> 01:09:08,060
+يتحمل فيه something is wrong أي chip في أي design
+
+882
+01:09:08,060 --> 01:09:12,040
+أي board أي تلفزيون إذا لسعت فيه شيء غلط، إذا أنت
+
+883
+01:09:12,040 --> 01:09:15,260
+متحملت إذا لا شعرت، لكن إذا مجرد دفع دفع خفيف كده 
+
+884
+01:09:15,260 --> 01:09:17,760
+it is actually مش شرط أنه... أنه... أنه دفع دفع 
+
+885
+01:09:17,760 --> 01:09:20,800
+دفع أنه... أنه تكون شغالة على فكرة، بس اللي يعني it
+
+886
+01:09:20,800 --> 01:09:23,460
+is probably أنه... أنه it is working لكن لو لا
+
+887
+01:09:23,460 --> 01:09:27,300
+سعتك ومات... ماتحملتش أو أكثر مش... أكثر من دفع 
+
+888
+01:09:27,300 --> 01:09:30,560
+وهتبقى لك معناته فيه شيء غلط على طول تروح... تروح 
+
+889
+01:09:30,560 --> 01:09:34,580
+تفيهج اللي هو الـ power تروح تفيهج اللي هو الـ power
+
+890
+01:09:34,580 --> 01:09:43,520
+وتراجع الـ design تمام؟ okay ماشي، طيب نرجع هنا برضه
+
+891
+01:09:43,520 --> 01:09:58,620
+مرات
+
+892
+01:09:58,620 --> 01:10:04,600
+بيسمو الـ place and route بيسموه الفتر فعلا هو 
+
+893
+01:10:04,600 --> 01:10:08,960
+بيعملك fitting يعني بنشوف الـ part هذا of الـ
+
+894
+01:10:08,960 --> 01:10:11,640
+synthesis logic اللي طلع يعني where it fits وين
+
+895
+01:10:11,640 --> 01:10:16,180
+أحسن شيء أسبط شيء ينحط في ال... في ال... في الـ PLD فـ
+
+896
+01:10:16,180 --> 01:10:21,240
+it is fitting فعلا، بنشوف إيش بيناسب إيش أكثر شيء، 
+
+897
+01:10:21,240 --> 01:10:26,580
+تمام؟
+
+898
+01:10:26,580 --> 01:10:31,480
+اتلاحظ
+
+899
+01:10:31,480 --> 01:10:34,520
+في ال... من... من ضمن ال... ال... اسمه place and
+
+900
+01:10:34,520 --> 01:10:37,420
+route، route إيش بيسويه؟ الـ plus بيحدد اللي هو الـ
+
+901
+01:10:37,420 --> 01:10:41,080
+chips الـ components من الـ PLD اللي هتستخدمها لأي
+
+902
+01:10:41,080 --> 01:10:45,360
+part من ال... من الـ visual net list، لكن الـ route 
+
+903
+01:10:45,360 --> 01:10:50,140
+بيحدد الـ path بين ال... بين كل component والتانية
+
+904
+01:10:50,140 --> 01:10:53,880
+مش هيك ولا عشان نقدر نحسب إيش اللي هو ال... الـ
+
+905
+01:10:53,880 --> 01:10:56,860
+time عشان نقدر نحسب إيش... لإني قلت لك أنا الـ time
+
+906
+01:10:56,860 --> 01:11:01,520
+الـ delay function مش بس بالـ delay تبع الـ gates الـ
+
+907
+01:11:01,520 --> 01:11:03,900
+delay تبع الـ gates والـ delay تبع الـ flip-flops و
+
+908
+01:11:03,900 --> 01:11:08,660
+الـ delay تبع الـ paths تمام، أطوار الـ traces الـ
+
+909
+01:11:08,660 --> 01:11:14,500
+connections تمام، ولا آدت تخد في الاعتبار تمام، okay
+
+910
+01:11:14,500 --> 01:11:21,060
+وكمان
+
+911
+01:11:21,060 --> 01:11:27,400
+اللي هو الـ place and route tool بياخد قولنا إيش 
+
+912
+01:11:27,400 --> 01:11:35,800
+بياخد بياخد الـ EDIF هذه طالعة من إيش من الـ  وكمان
+
+913
+01:11:35,800 --> 01:11:39,060
+بياخد some concert information زي pin assignment 
+
+914
+01:11:39,060 --> 01:11:42,700
+يعني 
+
+915
+01:11:42,700 --> 01:11:50,120
+مش pin assignments زي ما هنشوف أنه أنت مرات بتقول
+
+916
+01:11:50,120 --> 01:11:53,100
+أنا بدي الـ output الفلاني يطلع على pin تلاتة
+
+917
+01:11:53,100 --> 01:12:00,080
+بالتحديد تمام ولا؟ وبالذات إن أنت تعمل design و
+
+918
+01:12:00,080 --> 01:12:02,580
+طلع الـ output فلان في أول مرة على PIN 3 وعملت
+
+919
+01:12:02,580 --> 01:12:06,160
+حسابك إن الـ PLD هذه جزء من design كبير وPIN 3
+
+920
+01:12:06,160 --> 01:12:11,120
+هيغذي شغلات تانية مثلًا، okay، فلقيت إن أنت لو أخذت الـ
+
+921
+01:12:11,120 --> 01:12:15,540
+PLD وبرمجتها تاني تمام، كبرت الـ design و still 
+
+922
+01:12:15,540 --> 01:12:18,100
+أنت بداك الـ output هذه أنت معنى الـ output برضه 
+
+923
+01:12:18,100 --> 01:12:21,720
+يطلع على كمان تلاتة بالتحديد ماتسيبهاش اللي هي 
+
+924
+01:12:21,720 --> 01:12:23,860
+سدا أحمد أحمد مفلوطة لمين للـ place and wroteها لو
+
+925
+01:12:23,860 --> 01:12:26,040
+أنت سيبته وإنك مين اتغير يمكن تلاقي طلب من كام
+
+926
+01:12:26,760 --> 01:12:28,960
+أربع اللي هو بيعمل تمامًا فعشان ��نت تعمل
+
+927
+01:12:28,960 --> 01:12:32,000
+restriction تحط الـ constraint بتقوله خلي بالك الـ
+
+928
+01:12:32,000 --> 01:12:36,600
+auto هذا بالتحديد بدك يطلع عليه تلاتة تمام ولا؟
+
+929
+01:12:36,600 --> 01:12:38,640
+وكمان ممكن تقوله كمان الـ inputs تقول الـ inputs
+
+930
+01:12:38,640 --> 01:12:41,700
+كمان كده وكده بديك تدخلهم من هنا إيه بدك تدخله 
+
+931
+01:12:41,700 --> 01:12:46,360
+على pin رقم اتنين وبيه على pin رقم عشر مثلًا عشان
+
+932
+01:12:46,360 --> 01:12:49,420
+يظلوا compatible مع الـ system الأصلي ماللي أخبطش 
+
+933
+01:12:49,420 --> 01:12:56,000
+الدنيا مش هيك ولا إيه؟ أي نعم، عاملين لك آليات عشان بتقدر
+
+934
+01:12:56,000 --> 01:12:58,160
+أنت عن طريق توصف الـ constraints هدول... هنشوفها
+
+935
+01:12:58,160 --> 01:13:03,420
+كيف إن شاء الله المرة ال... ال... ال... الجاية...
+
+936
+01:13:03,420 --> 01:13:05,080
+خلاص بنكمل مرة جاية بنكمل إن شاء الله... ماشي
+
+937
+01:13:05,080 --> 01:13:07,140
+الحال... خليكم فاكر... الصفحة كام؟ احنا الصفحة 
+
+938
+01:13:07,140 --> 01:13:09,280
+كام؟ واحد و تلاتين إن شاء الله