repo_name
stringlengths 6
79
| path
stringlengths 4
249
| size
int64 1.02k
768k
| content
stringlengths 15
207k
| license
stringclasses 14
values |
|---|---|---|---|---|
peteasa/parallella-fpga | AdiHDLLib/library/common/ad_csc_RGB2CrYCb.v | 4,247 | module MODULE1 (
clk,
VAR17,
VAR15,
VAR11,
VAR3);
parameter VAR7 = 16;
localparam VAR1 = VAR7 - 1;
input clk;
input [VAR1:0] VAR17;
input [23:0] VAR15;
output [VAR1:0] VAR11;
output [23:0] VAR3;
VAR12 #(.VAR7(VAR7)) VAR14 (
.clk (clk),
.sync (VAR17),
.VAR6 (VAR15),
.VAR2 (17'h00707),
.VAR9 (17'h105e2),
.VAR16 (17'h10124),
.VAR5 (25'h0080000),
.VAR8 (VAR11),
.VAR10 (VAR3[23:16]));
VAR12 #(.VAR7(1)) VAR4 (
.clk (clk),
.sync (1'd0),
.VAR6 (VAR15),
.VAR2 (17'h0041b),
.VAR9 (17'h00810),
.VAR16 (17'h00191),
.VAR5 (25'h0010000),
.VAR8 (),
.VAR10 (VAR3[15:8]));
VAR12 #(.VAR7(1)) VAR13 (
.clk (clk),
.sync (1'd0),
.VAR6 (VAR15),
.VAR2 (17'h1025f),
.VAR9 (17'h104a7),
.VAR16 (17'h00707),
.VAR5 (25'h0080000),
.VAR8 (),
.VAR10 (VAR3[7:0]));
endmodule | lgpl-3.0 |
monotone-RK/FACE | MCSoC-15/8-way/src/vivado_ip_dram/ip_top/mig_7series_v2_3_memc_ui_top_std.v | 38,707 | module MODULE1 #
(
parameter VAR28 = 100,
parameter VAR109 = "135", parameter VAR119 = 64,
parameter VAR198 = "VAR170",
parameter VAR264 = "0", parameter VAR140 = 3, parameter VAR18 = 2, parameter VAR217 = "8", parameter VAR324 = "VAR99", parameter VAR111 = "VAR62", parameter VAR8 = 1, parameter VAR287 = 5,
parameter VAR325 = 12, parameter VAR110 = "VAR211", parameter VAR106 = 1, parameter VAR298 = 1, parameter VAR185 = 5,
parameter VAR241 = 64,
parameter VAR26 = 5,
parameter VAR248 = 1,
parameter VAR89 = "VAR178", parameter VAR90 = 8, parameter VAR21 = 6, parameter VAR216 = 64, parameter VAR278 = 3, parameter VAR60 = 8, parameter VAR67 = "VAR247",
parameter VAR95 = 8, parameter VAR12 = "VAR62",
parameter VAR125 = 8,
parameter VAR218 = "VAR62",
parameter VAR91 = 31,
parameter VAR126 = 0, parameter VAR15 = 0, parameter VAR244 = 4,
parameter VAR237 = 2, parameter VAR208 = 1, parameter VAR222 = "VAR29",
parameter VAR9 = "VAR62",
parameter VAR268 = "VAR313", parameter VAR143 = "VAR122", parameter VAR184 = "VAR211", parameter VAR210 = "VAR32",
parameter VAR235 = "VAR79",
parameter VAR69 = 1,
parameter VAR314 = "VAR200",
parameter VAR137 = "VAR62",
parameter VAR300 = "60",
parameter VAR30 = "120",
parameter VAR266 = 2,
parameter VAR78 = 2500, parameter VAR242 = 10000, parameter VAR281 = 40000, parameter VAR135 = 1000000, parameter VAR138 = 37500, parameter VAR176 = 12500, parameter VAR130 = 7800000, parameter VAR254 = 110000, parameter VAR221 = 12500, parameter VAR120 = 10000, parameter VAR84 = 7500, parameter VAR134 = 7500, parameter VAR139 = 128000000, parameter VAR323 = 64, parameter VAR160 = "VAR62", parameter VAR301 = "VAR211", parameter VAR154 = "VAR62",
parameter VAR263 = "VAR62",
parameter VAR49 = "VAR180",
parameter VAR290 = 1,
parameter VAR243 = 4,
parameter VAR161 = 1,
parameter VAR6 = 16, parameter VAR193 = 32,
parameter VAR199 = 8,
parameter VAR45 = 64,
parameter [3:0] VAR171 = 4'b1111,
parameter [3:0] VAR107 = 4'b1111,
parameter [3:0] VAR271 = 4'b1111,
parameter [3:0] VAR59 = 4'b1111,
parameter [3:0] VAR149 = 4'b1111,
parameter [3:0] VAR201 = 4'hc,
parameter [3:0] VAR117 = 4'hf,
parameter [3:0] VAR55 = 4'hf,
parameter [3:0] VAR17 = 4'h0,
parameter [3:0] VAR260 = 4'h0,
parameter [47:0] VAR146 = 48'h000000000000,
parameter [47:0] VAR41 = 48'h000000000000,
parameter [47:0] VAR183 = 48'h000000000000,
parameter [143:0] VAR239
= 144'h000000000000000000000000000000000000,
parameter [191:0] VAR53
= 192'h000000000000000000000000000000000000000000000000,
parameter [35:0] VAR255 = 36'h000000000,
parameter [11:0] VAR96 = 12'h000,
parameter [7:0] VAR16 = 8'h00,
parameter [95:0] VAR306 = 96'h000000000000000000000000,
parameter [95:0] VAR101 = 96'h000000000000000000000000,
parameter VAR308 = "VAR267",
parameter [119:0] VAR25 = 120'h000000000000000000000000000000,
parameter [11:0] VAR7 = 12'h000,
parameter [11:0] VAR42 = 12'h000,
parameter [11:0] VAR83 = 12'h000,
parameter [143:0] VAR285
= 144'h000000000000000000000000000000000000,
parameter [95:0] VAR2 = 96'h000000000000000000000000,
parameter [95:0] VAR48 = 96'h000000000000000000000000,
parameter [95:0] VAR37 = 96'h000000000000000000000000,
parameter [95:0] VAR172 = 96'h000000000000000000000000,
parameter [95:0] VAR231 = 96'h000000000000000000000000,
parameter [95:0] VAR81 = 96'h000000000000000000000000,
parameter [95:0] VAR63 = 96'h000000000000000000000000,
parameter [95:0] VAR181 = 96'h000000000000000000000000,
parameter [95:0] VAR167 = 96'h000000000000000000000000,
parameter [95:0] VAR80 = 96'h000000000000000000000000,
parameter [95:0] VAR115 = 96'h000000000000000000000000,
parameter [95:0] VAR141 = 96'h000000000000000000000000,
parameter [95:0] VAR280 = 96'h000000000000000000000000,
parameter [95:0] VAR40 = 96'h000000000000000000000000,
parameter [95:0] VAR52 = 96'h000000000000000000000000,
parameter [95:0] VAR94 = 96'h000000000000000000000000,
parameter [95:0] VAR319 = 96'h000000000000000000000000,
parameter [95:0] VAR44 = 96'h000000000000000000000000,
parameter [107:0] VAR205 = 108'h000000000000000000000000000,
parameter [107:0] VAR279 = 108'h000000000000000000000000000,
parameter [7:0] VAR179 = 8'b00000001,
parameter [7:0] VAR131 = 8'b00000000,
parameter VAR265 = "VAR209",
parameter [15:0] VAR103 = 16'h0000, parameter [11:0] VAR228 = 12'h000, parameter [2:0] VAR155 = 3'h0, parameter VAR195 = "VAR62",
parameter VAR128 = 300.0,
parameter VAR75 = 1, parameter VAR304 = 1, parameter VAR258 = 1, parameter VAR299 = "VAR211", parameter VAR34 = "VAR211", parameter VAR318 = "VAR211", parameter VAR157 = "VAR211", parameter VAR274 = 56
)
(
input clk,
input [1:0] VAR164,
input VAR282 ,
input VAR190 ,
input VAR104,
input VAR295 ,
input VAR317,
input VAR24,
input rst,
inout [VAR216-1:0] VAR246,
inout [VAR60-1:0] VAR36,
inout [VAR60-1:0] VAR224,
output [VAR6-1:0] VAR186,
output [VAR140-1:0] VAR47,
output VAR51,
output [VAR8-1:0] VAR322,
output [VAR8-1:0] VAR294,
output [VAR298-1:0] VAR169,
output [VAR106*VAR208-1:0] VAR77,
output [VAR90-1:0] VAR168,
output [VAR161-1:0] VAR270,
output VAR226,
output VAR35,
output VAR326,
output VAR236,
output [VAR18-1:0] VAR284,
input [VAR193-1:0] VAR207,
input [2:0] VAR54,
input VAR249,
input VAR4,
input [VAR45-1:0] VAR97,
input VAR56,
input [VAR199-1:0] VAR136,
input VAR105,
input VAR262,
input [2*VAR237-1:0] VAR147,
output [2*VAR237-1:0] VAR102,
output [VAR45-1:0] VAR82,
output VAR159,
output VAR227,
output VAR71,
output VAR223,
input VAR23,
output VAR57,
input VAR14,
output VAR259,
input VAR293,
output VAR212,
input [11:0] VAR251,
output VAR124,
output VAR215,
input VAR43,
input VAR5,
input VAR39,
input VAR22,
input VAR20,
input VAR123,
input [VAR278-1:0] VAR150,
output [6*VAR60*VAR243-1:0] VAR92,
output [6*VAR60*VAR243-1:0] VAR108,
output [VAR60-1:0] VAR19,
output [2*VAR237*VAR216-1:0] VAR273,
output [1:0] VAR196,
output [1:0] VAR206,
output [1:0] VAR129,
output [5:0] VAR277,
output VAR174,
output VAR27,
output VAR240,
output VAR233,
output [6*VAR60-1:0] VAR162,
output [3*VAR60-1:0] VAR33,
output VAR283,
input VAR74,
input VAR305,
input [VAR278:0] VAR76,
input VAR315,
input VAR189,
input VAR316,
input VAR269,
input VAR121,
output [6*VAR60*VAR243-1:0] VAR70,
output [5*VAR60*VAR243-1:0] VAR177,
output VAR166,
output [6*VAR60-1:0] VAR118,
output [3*VAR60-1:0] VAR197,
output VAR321,
input VAR202,
input VAR127,
output [6*VAR243-1:0] VAR229,
output [255:0] VAR289,
output [255:0] VAR214,
output [255:0] VAR203,
output [99:0] VAR86,
output [255:0] VAR10,
output [255:0] VAR142,
output [255:0] VAR192,
output [5:0] VAR261,
output [8:0] VAR257,
output VAR145,
output VAR3,
output VAR250,
output VAR31,
output VAR85,
output VAR288,
output VAR1,
output VAR307,
output VAR230,
output [11:0] VAR191,
output [11:0] VAR311,
output [6*VAR243-1:0] VAR312,
output [6*VAR243-1:0] VAR175,
output [5:0] VAR276,
output [5:0] VAR64,
output [5:0] VAR303,
output VAR65,
output VAR275,
output [255:0] VAR153,
output [VAR95*16 -1:0] VAR133,
output [6*VAR60*VAR243-1:0] VAR112,
output [6*VAR60*VAR243-1:0] VAR296,
output [6*VAR60*VAR243-1:0] VAR98
);
localparam VAR66 = (VAR78 <= 1500)? VAR235 : VAR210;
wire VAR11;
wire [2*VAR237-1:0] VAR144;
wire [2*VAR237-1:0] VAR310;
wire [2*VAR237-1:0] VAR163;
wire [VAR91-1:0] VAR93;
wire [VAR216/8-1:0] VAR113;
wire [VAR216-1:0] VAR72;
wire [VAR248-1:0] VAR219;
wire VAR188;
wire [VAR26-1:0] VAR272;
wire [VAR248-1:0] VAR50;
wire VAR234;
wire [VAR26-1:0] VAR38;
wire VAR253;
wire VAR302;
wire [2*VAR237*VAR119-1:0] VAR88;
wire VAR245;
wire VAR187;
wire VAR132;
wire [VAR6-1:0] VAR158;
wire [VAR290-1:0] VAR73;
wire VAR309;
wire [VAR26-1:0] VAR100;
wire [VAR325-1:0] VAR58;
wire [2:0] VAR114;
wire [VAR140-1:0] VAR225;
wire [2*VAR237*VAR119-1:0] VAR13;
wire [2*VAR237*VAR119/8-1:0] VAR238;
wire VAR256;
wire VAR46;
wire VAR286;
wire VAR291;
wire VAR173;
wire VAR152;
wire VAR292;
wire VAR182;
wire VAR213;
reg reset ;
always @(posedge clk)
assign VAR113 = {VAR216/8{1'b0}} ;
assign VAR72 = {VAR216{1'b0}} ;
VAR165 #
(
.VAR28 (VAR28),
.VAR109 (VAR109),
.VAR119 (VAR119),
.VAR198 (VAR198),
.VAR264 (VAR264),
.VAR140 (VAR140),
.VAR18 (VAR18),
.VAR217 (VAR217),
.VAR324 (VAR324),
.VAR111 (VAR111),
.VAR8 (VAR8),
.VAR325 (VAR325),
.VAR110 (VAR110),
.VAR106 (VAR106),
.VAR208 (VAR208),
.VAR298 (VAR298),
.VAR241 (VAR241),
.VAR26 (VAR26),
.VAR126 (VAR126),
.VAR248 (VAR248),
.VAR89 (VAR89),
.VAR90 (VAR90),
.VAR21 (VAR21),
.VAR216 (VAR216),
.VAR278 (VAR278),
.VAR60 (VAR60),
.VAR67 (VAR67),
.VAR95 (VAR95),
.VAR12 (VAR12),
.VAR125 (VAR125),
.VAR91 (VAR91),
.VAR128 (VAR128),
.VAR15 (VAR15),
.VAR244 (VAR244),
.VAR237 (VAR237),
.VAR222 (VAR222),
.VAR314 (VAR314),
.VAR9 (VAR9),
.VAR268 (VAR268),
.VAR143 (VAR143),
.VAR184 (VAR184),
.VAR66 (VAR66),
.VAR69 (VAR69),
.VAR137 (VAR137),
.VAR300 (VAR300),
.VAR30 (VAR30),
.VAR287 (VAR287),
.VAR185 (VAR185),
.VAR78 (VAR78),
.VAR242 (VAR242),
.VAR281 (VAR281),
.VAR135 (VAR135),
.VAR138 (VAR138),
.VAR176 (VAR176),
.VAR130 (VAR130),
.VAR254 (VAR254),
.VAR221 (VAR221),
.VAR120 (VAR120),
.VAR84 (VAR84),
.VAR134 (VAR134),
.VAR139 (VAR139),
.VAR323 (VAR323),
.VAR160 (VAR160),
.VAR301 (VAR301),
.VAR154 (VAR154),
.VAR263 (VAR263),
.VAR49 (VAR49),
.VAR290 (VAR290),
.VAR243 (VAR243),
.VAR161 (VAR161),
.VAR6 (VAR6),
.VAR195 (VAR195),
.VAR171 (VAR171),
.VAR107 (VAR107),
.VAR271 (VAR271),
.VAR59 (VAR59),
.VAR149 (VAR149),
.VAR201 (VAR201),
.VAR117 (VAR117),
.VAR55 (VAR55),
.VAR17 (VAR17),
.VAR260 (VAR260),
.VAR146 (VAR146),
.VAR41 (VAR41),
.VAR183 (VAR183),
.VAR239 (VAR239),
.VAR53 (VAR53),
.VAR255 (VAR255),
.VAR96 (VAR96),
.VAR16 (VAR16),
.VAR306 (VAR306),
.VAR101 (VAR101),
.VAR308 (VAR308),
.VAR25 (VAR25),
.VAR7 (VAR7),
.VAR42 (VAR42),
.VAR83 (VAR83),
.VAR285 (VAR285),
.VAR2 (VAR2),
.VAR48 (VAR48),
.VAR37 (VAR37),
.VAR172 (VAR172),
.VAR231 (VAR231),
.VAR81 (VAR81),
.VAR63 (VAR63),
.VAR181 (VAR181),
.VAR167 (VAR167),
.VAR80 (VAR80),
.VAR115 (VAR115),
.VAR141 (VAR141),
.VAR280 (VAR280),
.VAR40 (VAR40),
.VAR52 (VAR52),
.VAR94 (VAR94),
.VAR319 (VAR319),
.VAR44 (VAR44),
.VAR205 (VAR205),
.VAR279 (VAR279),
.VAR179 (VAR179),
.VAR131 (VAR131),
.VAR103 (VAR103),
.VAR228 (VAR228),
.VAR155 (VAR155),
.VAR266 (VAR266),
.VAR75 (VAR75),
.VAR304 (VAR304),
.VAR258 (VAR258),
.VAR299 (VAR299),
.VAR34 (VAR34),
.VAR318 (VAR318),
.VAR157 (VAR157),
.VAR274 (VAR274)
)
VAR204
(
.clk (clk),
.VAR164 (VAR78 <= 1500 ? VAR164[1] : VAR164[0]),
.VAR282 (VAR282), .VAR190 (VAR190),
.VAR104 (VAR104),
.VAR295 (VAR295),
.VAR317 (VAR317),
.VAR24 (VAR24),
.rst (rst),
.VAR182 (VAR182),
.reset (reset),
.VAR292 (VAR292),
.VAR246 (VAR246),
.VAR36 (VAR36),
.VAR224 (VAR224),
.VAR186 (VAR186),
.VAR47 (VAR47),
.VAR51 (VAR51),
.VAR322 (VAR322),
.VAR294 (VAR294),
.VAR169 (VAR169),
.VAR77 (VAR77),
.VAR168 (VAR168),
.VAR270 (VAR270),
.VAR226 (VAR226),
.VAR35 (VAR35),
.VAR326 (VAR326),
.VAR236 (VAR236),
.VAR194 (VAR179),
.VAR68 (VAR131),
.VAR11 (VAR11),
.VAR225 (VAR225),
.VAR114 (VAR114),
.VAR58 (VAR58),
.VAR100 (VAR100),
.VAR13 (VAR13),
.VAR238 (VAR238),
.VAR73 (VAR73),
.VAR144 (VAR144),
.VAR158 (VAR158),
.VAR309 (VAR309),
.VAR132 (VAR132),
.VAR187 (VAR187),
.VAR253 (VAR253),
.VAR302 (VAR302),
.VAR310 (VAR310),
.VAR163 (VAR163),
.VAR93 (VAR93),
.VAR88 (VAR88),
.VAR38 (VAR38),
.VAR234 (VAR234),
.VAR245 (VAR245),
.VAR50 (VAR50),
.VAR272 (VAR272),
.VAR188 (VAR188),
.VAR219 (VAR219),
.VAR284 (VAR284),
.VAR283 (VAR283),
.VAR213 (VAR213),
.VAR23 (VAR256),
.VAR57 (VAR46),
.VAR14 (VAR286),
.VAR259 (VAR291),
.VAR293 (VAR173),
.VAR212 (VAR152),
.VAR251 (VAR251),
.VAR124 (VAR124),
.VAR215 (VAR215),
.VAR43 (VAR43),
.VAR113 (VAR113),
.VAR72 (VAR72),
.VAR22 (VAR22),
.VAR5 (VAR5),
.VAR20 (VAR20),
.VAR39 (VAR39),
.VAR150 (VAR150),
.VAR123 (VAR123),
.VAR289 (VAR289),
.VAR92 (VAR92),
.VAR108 (VAR108),
.VAR203 (VAR203),
.VAR86 (VAR86),
.VAR162 (VAR162),
.VAR33 (VAR33),
.VAR19 (VAR19),
.VAR273 (VAR273),
.VAR196 (VAR196),
.VAR206 (VAR206),
.VAR129 (VAR129),
.VAR277 (VAR277),
.VAR174 (VAR174),
.VAR27 (VAR27),
.VAR240 (VAR240),
.VAR233 (VAR233),
.VAR74 (VAR74),
.VAR305 (VAR305),
.VAR76 (VAR76),
.VAR315 (VAR315),
.VAR189 (VAR189),
.VAR316 (VAR316),
.VAR269 (VAR269),
.VAR121 (VAR121),
.VAR70 (VAR70),
.VAR177 (VAR177),
.VAR166 (VAR166),
.VAR118 (VAR118),
.VAR197 (VAR197),
.VAR214 (VAR214),
.VAR261 (VAR261),
.VAR257 (VAR257),
.VAR321 (VAR321),
.VAR202 (VAR202),
.VAR127 (VAR127),
.VAR229 (VAR229),
.VAR10 (VAR10),
.VAR142 (VAR142),
.VAR192 (VAR192),
.VAR145 (VAR145),
.VAR3 (VAR3),
.VAR250 (VAR250),
.VAR31 (VAR31),
.VAR85 (VAR85),
.VAR288 (VAR288),
.VAR1 (VAR1),
.VAR307 (VAR307),
.VAR230 (VAR230),
.VAR191 (VAR191),
.VAR311 (VAR311),
.VAR312 (VAR312),
.VAR175 (VAR175),
.VAR276 (VAR276),
.VAR64 (VAR64),
.VAR303 (VAR303),
.VAR153 (VAR153),
.VAR133 (VAR133),
.VAR65 (VAR65),
.VAR275 (VAR275),
.VAR61 (VAR112),
.VAR296 (VAR296),
.VAR98 (VAR98)
);
VAR232 #
(
.VAR28 (VAR28),
.VAR45 (VAR45),
.VAR199 (VAR199),
.VAR140 (VAR140),
.VAR325 (VAR325),
.VAR185 (VAR185),
.VAR26 (VAR26),
.VAR12 (VAR12),
.VAR218 (VAR218),
.VAR237 (VAR237),
.VAR222 (VAR222),
.VAR243 (VAR243),
.VAR290 (VAR290),
.VAR6 (VAR6),
.VAR265 (VAR265)
)
VAR148
(
.VAR238 (VAR238[VAR199-1:0]),
.VAR13 (VAR13[VAR45-1:0]),
.VAR187 (VAR187),
.VAR132 (VAR132),
.VAR158 (VAR158),
.VAR144 (VAR144),
.VAR73 (VAR73),
.VAR309 (VAR309),
.VAR100 (VAR100),
.VAR58 (VAR58),
.VAR114 (VAR114),
.VAR225 (VAR225),
.VAR223 (VAR223),
.VAR71 (VAR71),
.VAR227 (VAR227),
.VAR159 (VAR159),
.VAR82 (VAR82),
.VAR102 (VAR102),
.VAR11 (VAR11),
.VAR219 (VAR219),
.VAR188 (VAR188),
.VAR272 (VAR272),
.rst (reset),
.VAR50 (VAR50),
.VAR245 (VAR245),
.VAR234 (VAR234),
.VAR38 (VAR38),
.VAR88 (VAR88[VAR45-1:0]),
.VAR163 (VAR163),
.clk (clk),
.VAR105 (VAR105),
.VAR136 (VAR136),
.VAR56 (VAR56),
.VAR97 (VAR97),
.VAR320 (1'b1),
.VAR147 (VAR147),
.VAR4 (VAR4),
.VAR249 (VAR249),
.VAR54 (VAR54),
.VAR207 (VAR207),
.VAR302 (VAR302),
.VAR253 (VAR253),
.VAR116 (VAR262),
.VAR23 (VAR23),
.VAR151 (VAR256),
.VAR156 (VAR46),
.VAR57 (VAR57),
.VAR14 (VAR14),
.VAR220 (VAR286),
.VAR297 (VAR291),
.VAR259 (VAR259),
.VAR293 (VAR293),
.VAR87 (VAR173),
.VAR252 (VAR152),
.VAR212 (VAR212)
);
endmodule | mit |
marqs85/ossc | ip/i2c_opencores/i2c_master_top.v | 10,178 | module MODULE1(
VAR1, VAR37, VAR20, VAR21, VAR7, VAR11,
VAR25, VAR57, VAR47, VAR4, VAR54,
VAR50, VAR56, VAR40, VAR53, VAR39, VAR46, VAR13 );
parameter VAR26 = 1'b0; parameter VAR49 = 0;
input VAR1; input VAR37; input VAR20; input [2:0] VAR21; input [7:0] VAR7; output [7:0] VAR11; input VAR25; input VAR57; input VAR47; output VAR4; output VAR54;
reg [7:0] VAR11;
reg VAR4;
reg VAR54;
input VAR50; output VAR56; output VAR40;
input VAR53; output VAR39; output VAR46;
input VAR13;
reg [15:0] VAR51; reg [ 7:0] VAR55; reg [ 7:0] VAR2; wire [ 7:0] VAR33; reg [ 7:0] VAR43; wire [ 7:0] VAR23;
wire VAR5;
wire VAR60;
wire VAR15;
wire VAR44;
reg VAR29; reg VAR17; reg VAR28; wire VAR58; wire VAR12; reg VAR35;
wire VAR34 = VAR20 ^ VAR26;
wire VAR45 = VAR47 & VAR57 & VAR25;
always @(posedge VAR1)
VAR4 <= VAR47 & VAR57 & ~VAR4;
always @(posedge VAR1)
begin
case (VAR21) 3'b000: VAR11 <= VAR51[ 7:0];
3'b001: VAR11 <= VAR51[15:8];
3'b010: VAR11 <= VAR55;
3'b011: VAR11 <= VAR33; 3'b100: VAR11 <= VAR23; 3'b101: VAR11 <= VAR2;
3'b110: VAR11 <= VAR43;
3'b111: VAR11 <= 0; endcase
end
always @(posedge VAR1 or negedge VAR34)
if (!VAR34)
begin
VAR51 <= 16'hffff;
VAR55 <= 8'h0;
VAR2 <= 8'h0;
end
else if (VAR37)
begin
VAR51 <= 16'hffff;
VAR55 <= 8'h0;
VAR2 <= 8'h0;
end
else
if (VAR45)
case (VAR21) 3'b000 : VAR51 [ 7:0] <= VAR7;
3'b001 : VAR51 [15:8] <= VAR7;
3'b010 : VAR55 <= VAR7;
3'b011 : VAR2 <= VAR7;
endcase
always @(posedge VAR1 or negedge VAR34)
if (~VAR34)
VAR43 <= 8'h0;
else if (VAR37)
VAR43 <= 8'h0;
else if (VAR45)
begin
if (VAR60 & (VAR21 == 3'b100) )
VAR43 <= VAR7;
end
else
begin
if (VAR5 | VAR12)
begin
VAR43[7:4] <= 4'h0; VAR43[2] <= 1'b0; end
VAR43[1] <= 1'b0; VAR43[0] <= 1'b0; end
wire VAR8 = VAR43[7];
wire VAR31 = VAR43[6];
wire rd = VAR43[5];
wire wr = VAR43[4];
wire ack = VAR43[3];
wire VAR41 = VAR43[2];
wire VAR6 = VAR43[0];
assign VAR60 = VAR55[7];
assign VAR15 = VAR55[6];
VAR59 #(.VAR49(VAR49)) VAR3 (
.clk ( VAR1 ),
.rst ( VAR37 ),
.VAR36 ( VAR34 ),
.VAR52 ( VAR60 ),
.VAR19 ( VAR51 ),
.VAR18 ( VAR8 ),
.VAR24 ( VAR31 ),
.read ( rd ),
.write ( wr ),
.VAR48 ( ack ),
.VAR14 ( VAR41 ),
.din ( VAR2 ),
.VAR38 ( VAR5 ),
.VAR22 ( VAR44 ),
.dout ( VAR33 ),
.VAR58 ( VAR58 ),
.VAR12 ( VAR12 ),
.VAR9 ( VAR50 ),
.VAR10 ( VAR56 ),
.VAR30 ( VAR40 ),
.VAR32 ( VAR53 ),
.VAR27 ( VAR39 ),
.VAR16 ( VAR46 ),
.VAR42 ( VAR13 )
);
always @(posedge VAR1 or negedge VAR34)
if (!VAR34)
begin
VAR35 <= 1'b0;
VAR29 <= 1'b0;
VAR17 <= 1'b0;
VAR28 <= 1'b0;
end
else if (VAR37)
begin
VAR35 <= 1'b0;
VAR29 <= 1'b0;
VAR17 <= 1'b0;
VAR28 <= 1'b0;
end
else
begin
VAR35 <= VAR12 | (VAR35 & ~VAR8);
VAR29 <= VAR44;
VAR17 <= (rd | wr);
VAR28 <= (VAR5 | VAR12 | VAR28) & ~VAR6; end
always @(posedge VAR1 or negedge VAR34)
if (!VAR34)
VAR54 <= 1'b0;
else if (VAR37)
VAR54 <= 1'b0;
else
VAR54 <= VAR28 && VAR15;
assign VAR23[7] = VAR29;
assign VAR23[6] = VAR58;
assign VAR23[5] = VAR35;
assign VAR23[4:2] = 3'h0; assign VAR23[1] = VAR17;
assign VAR23[0] = VAR28;
endmodule | gpl-3.0 |
csturton/wirepatch | system/hardware/cores/or1200/or1200_spram.v | 5,201 | module MODULE1
(
VAR4, VAR5, VAR11,
clk, VAR12, VAR3, addr, VAR8, VAR2
);
parameter VAR13 = 10;
parameter VAR10 = 32;
input VAR4;
input [VAR6 - 1:0] VAR11;
output VAR5;
input clk; input VAR12; input VAR3; input [VAR13-1:0] addr; input [VAR10-1:0] VAR8; output [VAR10-1:0] VAR2;
reg [VAR10-1:0] VAR9 [(1<<VAR13)-1:0] ;
reg [VAR10-1:0] VAR9 [(1<<VAR13)-1:0];
reg [VAR13-1:0] VAR1;
integer VAR7;
assign VAR2 = VAR9[VAR1];
begin | mit |
VitorCBSB/hw-verilog | C++/Verilog/circ_gen/sampler.v | 1,302 | module MODULE1(VAR8, VAR4, VAR5, VAR2, VAR9);
parameter VAR7 = 2'b00,
VAR1 = 2'b01,
VAR10 = 2'b10,
VAR6 = 2'b11;
input VAR8;
input VAR4;
input VAR5;
output reg [15:0] VAR2;
output VAR9;
reg [1:0] state = VAR7;
wire [1:0] VAR3;
assign VAR3 = VAR11(state, VAR5, VAR2);
function [1:0] VAR11(input [1:0] state, input VAR12, input [15:0] address);
case(state)
VAR7:
if (VAR12) begin
VAR11 = VAR1;
end else begin
VAR11 = VAR7;
end
VAR1:
if (address < 16'hFFFF) begin
VAR11 = VAR10;
end else begin
VAR11 = VAR6;
end
VAR10:
VAR11 = VAR1;
VAR6:
VAR11 = VAR7;
default:
VAR11 = VAR7;
endcase
endfunction
always@(posedge VAR8) begin
if (VAR4) begin
state <= VAR7;
end else begin
state <= VAR3;
end
end
always@(posedge VAR8) begin
VAR9 <= 0;
case(state)
VAR7: begin
VAR2 <= 16'b0;
end
VAR1: begin
end
VAR10: begin
VAR2 <= VAR2 + 16'b1;
end
VAR6: begin
VAR9 <= 1;
end
endcase
end
endmodule | mit |
tloinuy/opencpi-opencv | opencpi/hdl/prims/bsv/MakeResetA.v | 2,544 | module MODULE1 (
VAR9,
VAR12,
VAR10,
VAR4,
VAR5,
VAR1
);
parameter VAR7 = 2 ; parameter VAR2 = 1 ;
input VAR9 ;
input VAR12 ;
input VAR10 ;
output VAR4 ;
input VAR5 ;
output VAR1 ;
reg rst ;
wire VAR1 ;
assign VAR4 = !rst ;
VAR3 #(VAR7) VAR8 (.VAR9(VAR5),
.VAR11(rst),
.VAR1(VAR1));
always@(posedge VAR9 or negedge VAR12) begin
if (VAR12 == 0)
rst <= VAR6 VAR2;
end
else
begin
if (VAR10)
rst <= VAR6 1'b0;
end
else rst <= VAR6 1'b1;
end end
rst = 1'b1 ;
end
endmodule | gpl-2.0 |
asicguy/gplgpu | hdl/de_temp/dex_smline.v | 8,996 | module MODULE1
(
input VAR62,
input VAR31,
input VAR26,
input [2:0] VAR8,
input VAR54,
input VAR25,
input VAR51,
input VAR20,
input VAR30,
input VAR22,
input VAR48,
input VAR13,
input VAR9,
output reg VAR14,
output reg VAR5,
output reg VAR41,
output reg VAR38,
output reg VAR12,
output reg VAR16,
output reg VAR6,
output reg VAR59,
output reg VAR17,
output reg VAR58,
output reg VAR27,
output reg VAR39,
output reg VAR15,
output reg VAR55,
output reg VAR44,
output reg VAR63,
output reg VAR10,
output reg [21:0] VAR61,
output VAR35,
output VAR11
);
parameter
VAR2 = 4'h0,
VAR49 = 4'h1,
VAR43 = 4'h2,
VAR33 = 4'h3,
VAR52 = 4'h4,
VAR57 = 4'h5,
VAR23 = 4'h6,
VAR28 = 4'h7,
VAR7 = 4'h8,
VAR19 = 4'ha,
VAR21 = 5'h0,
VAR64 = 5'h1,
VAR1 = 5'h2,
VAR45 = 5'h0,
VAR65 = 5'h10,
VAR50 = 5'h4,
VAR36 = 5'h3,
VAR56 = 5'hc,
VAR40 = 5'h12,
VAR29 = 5'h1,
VAR46 = 5'h0,
VAR53 = 5'hd,
VAR32 = 5'hf,
VAR42 = 5'h13,
VAR18 = 5'h7,
VAR24 = 5'h3,
VAR3 = 2'b00,
VAR4 = 2'b11,
VAR34 = 2'b01,
VAR60 = 5'hf;
parameter
o0=3'b000,
o1=3'b001,
o2=3'b010,
o3=3'b011,
o4=3'b100,
o5=3'b101,
o6=3'b110,
o7=3'b111;
reg [3:0] VAR47;
reg [3:0] VAR37;
always @(posedge VAR62 or negedge VAR31) begin
if(!VAR31)VAR47 <= 4'b0;
end
else VAR47 <= VAR37;
end
assign VAR35 = ((VAR8==o0) || (VAR8==o2) || (VAR8==o4) || (VAR8==o6));
assign VAR11 = ((VAR8==o0) || (VAR8==o1) || (VAR8==o4) || (VAR8==o5));
always @* begin
VAR14 = 1'b0;
VAR5 = 1'b0;
VAR41 = 1'b0;
VAR38 = 1'b0;
VAR12 = 1'b0;
VAR16 = 1'b0;
VAR6 = 1'b0;
VAR59 = 1'b0;
VAR17 = 1'b0;
VAR58 = 1'b0;
VAR27 = 1'b0;
VAR39 = 1'b0;
VAR15 = 1'b0;
VAR55 = 1'b0;
VAR44 = 1'b0;
VAR63 = 1'b0;
VAR10 = 1'b0;
VAR61 = 22'b0000000000000000000011;
case(VAR47)
VAR2: if(VAR26)
begin
VAR37=VAR49;
VAR61={VAR64,VAR21,VAR40,VAR1,VAR3};
VAR27=1'b1;
end
else VAR37= VAR2;
VAR49: begin
VAR37=VAR43;
VAR61={VAR45,VAR65,VAR46,VAR1,VAR3};
VAR15=1'b1;
end
VAR43: begin
VAR5=1'b1;
VAR37=VAR33;
VAR61={VAR65,VAR65,VAR42,VAR45,VAR4};
end
VAR33: begin
VAR37=VAR52;
VAR61={VAR60,VAR21,VAR29,VAR21,VAR34};
end
VAR52: begin
VAR14=1'b1;
VAR37=VAR57;
if(VAR25)VAR61={VAR1,VAR1,VAR32,VAR1,VAR3};
end
else VAR61={VAR1,VAR1,VAR53,VAR45,VAR4};
end
VAR57: if(!VAR51)
begin
VAR37=VAR23;
VAR61={VAR65,VAR65,VAR56,VAR50,VAR3};
end
else begin
VAR37=VAR23;
VAR61={VAR50,VAR50,VAR42,VAR50,VAR34};
end
VAR23: begin
VAR37=VAR28;
if(!VAR51)VAR61={VAR65,VAR1,VAR18,VAR36,VAR34};
end
else VAR61={VAR36,VAR50,VAR24,VAR36,VAR34};
end
VAR28: begin
if(!VAR20)
begin
VAR61={VAR45,VAR65,VAR53,VAR45,VAR4};
VAR37=4'hb;
end
else VAR37=VAR28;
VAR44=1'b1;
end
VAR7: begin
if(VAR54 && VAR30)
begin
VAR37=VAR19;
VAR58=1'b1;
VAR63 = 1'b1;
VAR55=1'b1;
VAR61={VAR45,VAR64,VAR53,VAR21,VAR3};
VAR10=1'b1;
end
else if(!VAR20 && VAR54 && !VAR30)
begin
VAR37=VAR19;
VAR38=1'b1;
VAR61={VAR45,VAR64,VAR53,VAR21,VAR3};
VAR10=1'b1;
end
else if(!VAR20 && !VAR54 && VAR22 && VAR48)
begin
VAR37=VAR19;
VAR41=1'b1;
VAR38=1'b1;
VAR61={VAR45,VAR64,VAR53,VAR21,VAR3};
VAR10=1'b1;
end
else if(!VAR20 && !VAR54)
begin
VAR38=1'b1;
VAR17=1'b1;
VAR37=VAR7;
if(!VAR20 && (VAR8==o1 || VAR8==o3 || VAR8==o5 || VAR8==o7) && !VAR13 && !VAR9) VAR16=1;
end
else if(!VAR20 && (VAR8==o0 || VAR8==o2 || VAR8==o4 || VAR8==o6) && !VAR13) VAR16=1;
end
else if(!VAR20)
VAR12=1;
end
else begin
VAR61={VAR45,VAR65,VAR53,VAR45,VAR4};
VAR37=VAR7;
end
if(!VAR20) begin
if(VAR54 && !VAR30) begin
VAR58=1'b1;
VAR63 = 1'b1;
end
else if(!VAR54 && VAR22 && VAR48) VAR58=1'b1;
end
else if(!VAR54)VAR58=1'b1;
if(!VAR54 && (VAR8==o1 || VAR8==o3 || VAR8==o5 || VAR8==o7) && !VAR13 && !VAR9) VAR6=1'b1;
else if(!VAR54 && (VAR8==o0 || VAR8==o2 || VAR8==o4 || VAR8==o6) && !VAR13) VAR6=1'b1;
else if(!VAR54 && (VAR8==o0 || VAR8==o1 || VAR8==o2 || VAR8==o3))
VAR6=1'b1;
if(!VAR54 && (VAR8==o1 || VAR8==o3 || VAR8==o5 || VAR8==o7) && !VAR13 && !VAR9) VAR59=1'b1;
else if(!VAR54 && (VAR8==o0 || VAR8==o2 || VAR8==o4 || VAR8==o6) && !VAR13) VAR59=1'b1;
else if(!VAR54 && (VAR8==o4 || VAR8==o5 || VAR8==o6 || VAR8==o7))
VAR59=1'b1;
end
end
4'hb: begin
VAR37=VAR7;
VAR61={VAR45,VAR65,VAR53,VAR45,VAR4};
end
VAR19: begin
VAR37=VAR2;
VAR39=1'b1;
end
endcase
end
endmodule | gpl-3.0 |
hwstar/bdcmotor | bdcmotorchannel.v | 2,453 | module MODULE1(
output [7:0] VAR11,
output [7:0] VAR4,
output [1:0] VAR16,
output [3:0] VAR17,
input clk,
input VAR2,
input VAR12,
input VAR13,
input VAR6,
input VAR3,
input VAR14,
input VAR19,
input VAR5,
input VAR1,
input [1:0] VAR8,
input [7:0] VAR15);
VAR9 VAR18(
.clk(clk),
.VAR8(VAR8),
.VAR2(VAR2),
.VAR12(VAR12),
.VAR13(VAR13),
.VAR11(VAR11),
.VAR4(VAR4));
VAR10 VAR7(
.clk(clk),
.VAR6(VAR6),
.VAR3(VAR3),
.VAR14(VAR14),
.VAR19(VAR19),
.VAR5(VAR5),
.VAR1(VAR1),
.VAR15(VAR15),
.VAR16(VAR16),
.VAR17(VAR17));
endmodule | gpl-2.0 |
CospanDesign/nysa-artemis-usb2-platform | artemis_usb2/slave/wb_artemis_usb2_platform/rtl/artemis_pcie_sata.v | 17,095 | module MODULE1 (
input VAR158,
input VAR171,
output VAR161,
output VAR167,
output VAR67,
output VAR79,
output VAR43,
output VAR114,
output VAR50,
output VAR154,
output VAR201,
output [1:0] VAR25,
output [1:0] VAR41,
output [3:0] VAR97,
output [3:0] VAR155,
output [3:0] VAR144,
output [3:0] VAR1,
output [3:0] VAR187,
output [3:0] VAR197,
output [3:0] VAR107,
output [2:0] VAR130,
output [2:0] VAR73,
output [31:0] VAR150,
output [31:0] VAR3,
output VAR52,
output VAR192,
input [1:0] VAR162,
input VAR22,
input VAR100,
input VAR24,
input VAR28,
output VAR174,
output VAR113,
output [2:0] VAR66,
output [2:0] VAR84,
output VAR175,
output VAR54,
input VAR6,
input [3:0] VAR45,
input VAR23,
input [3:0] VAR148,
input [31:0] VAR121,
input [31:0] VAR93,
input [3:0] VAR88,
output VAR29,
output VAR77,
output VAR78,
output VAR95,
input VAR168,
input VAR21,
input VAR60,
input VAR5,
input VAR202,
input VAR82,
input VAR198,
input VAR126,
input VAR102
);
wire VAR183;
wire VAR104;
wire [1:0] VAR61;
wire VAR199;
wire VAR138;
wire [1:0] VAR109;
wire VAR46;
wire VAR120;
wire VAR135;
wire VAR188;
wire VAR153;
wire VAR4;
VAR15#(
.VAR176 (0 ), .VAR68 (0 ), .VAR16 (6 ),
.VAR9 (4 ),
.VAR47 (2 ), .VAR48 (1 ),
.VAR74 (5 ), .VAR56 (2 )
)
VAR90(
.VAR191 (2'b0 ),
.VAR159 (2'b0 ),
.VAR134 (VAR153 ),
.VAR133 (VAR4 ),
.VAR27 (VAR158 ),
.VAR86 (VAR171 ),
.VAR85 (VAR161 ),
.VAR169 (VAR167 ),
.VAR89 (VAR67 ),
.VAR26 (VAR79 ),
.VAR196 (VAR97 ),
.VAR149 (VAR155 ),
.VAR124 (VAR144 ),
.VAR147 (VAR1 ),
.VAR111 (VAR187 ),
.VAR177 (VAR197 ),
.VAR65 (VAR107 ),
.VAR17 (VAR130),
.VAR37 (VAR73),
.VAR31 (1'b1 ),
.VAR127 (1'b1 ),
.VAR116 (1'b1 ),
.VAR99 (1'b1 ),
.VAR58 (VAR150 ),
.VAR96 (VAR3 ),
.VAR186 ( ),
.VAR75 (VAR188 ),
.VAR35 (VAR183 ),
.VAR180 (VAR135 ),
.VAR184 (VAR104 ),
.VAR189 (VAR50 ),
.VAR179 (1'b0 ),
.VAR105 (1'b0 ),
.VAR59 (1'b0 ),
.VAR152 (1'b0 ),
.VAR64 (VAR52 ),
.VAR57 (VAR192 ),
.VAR13 (VAR162 ),
.VAR2 (VAR22 ),
.VAR8 (VAR100 ),
.VAR119 (VAR24 ),
.VAR7 (VAR28 ),
.VAR20 (VAR174 ),
.VAR51 (VAR113 ),
.VAR141 (VAR66 ),
.VAR80 (VAR84 ),
.VAR101 (VAR25 ),
.VAR140 (VAR41 ),
.VAR151 (VAR175 ),
.VAR32 (VAR54 ),
.VAR83 (VAR6 ),
.VAR166 (VAR61 ),
.VAR108 (VAR109 ),
.VAR123 (VAR45 ),
.VAR164 ({1'b0, 1'b0, 1'b0, VAR23}),
.VAR173 (VAR148 ),
.VAR87 (VAR121 ),
.VAR157 (VAR93 ),
.VAR122 ( ),
.VAR131 ( ),
.VAR181 (VAR183 ),
.VAR63 (VAR135 ),
.VAR112 (VAR104 ),
.VAR18 (VAR50 ),
.VAR10 (VAR88 ),
.VAR40 (VAR29 ),
.VAR71 (VAR77 ),
.VAR94 (VAR78 ),
.VAR172 (VAR95 ),
.VAR185 (VAR168 ),
.VAR170 (VAR21 ),
.VAR30 (VAR60 ),
.VAR203 (VAR5 ),
.VAR160 (VAR202 )
);
VAR81 VAR38(
.VAR125 (VAR153 ),
.VAR145 (VAR82 ), .VAR19 (VAR198 ) );
VAR163 #(
.VAR76 (1),
.VAR53 ("VAR190")
) VAR117 (
.VAR145 (VAR61[0]),
.VAR103 (VAR199),
.VAR69 (),
.VAR106 ()
);
assign VAR138 = !VAR161;
wire VAR178;
wire VAR143;
wire VAR49;
VAR92 #(
.VAR62 (4 ),
.VAR98 (1 ),
.VAR36 ("VAR115" ),
.VAR33 ("VAR200" ),
.VAR72 (6.666 ),
.VAR142 (2 ),
.VAR129 (0 ),
.VAR137 (8 ),
.VAR39 (0 )
)
VAR70(
.VAR55 (VAR199 ),
.VAR156 (VAR143 ),
.VAR91 (VAR178 ),
.VAR12 ( ),
.VAR42 ( ),
.VAR14 ( ),
.VAR136 ( ),
.VAR115 (VAR49 ),
.VAR44 (VAR49 ),
.VAR128 (VAR154 ),
.VAR110 (VAR138 )
);
VAR194 VAR195 (
.VAR145 (VAR178 ),
.VAR125 (VAR104 )
);
VAR194 VAR139 (
.VAR145 (VAR143 ),
.VAR125 (VAR183 )
);
assign VAR43 = VAR104;
assign VAR114 = VAR183;
VAR81 VAR182(
.VAR125 (VAR4),
.VAR145 (VAR126), .VAR19 (VAR102) );
VAR163 #(
.VAR76 (1),
.VAR53 ("VAR190")
) VAR34 (
.VAR145 (VAR109[0]),
.VAR103 (VAR46),
.VAR69 (),
.VAR106 ()
);
assign VAR120 = !VAR167;
wire VAR146;
wire VAR132;
wire VAR165;
VAR92 #(
.VAR62 (10 ),
.VAR98 (1 ),
.VAR36 ("VAR115" ),
.VAR33 ("VAR200" ),
.VAR72 (10.000 ),
.VAR142 (4 ),
.VAR129 (0 ),
.VAR137 (16 ),
.VAR39 (0 )
)
VAR118(
.VAR55 (VAR46 ),
.VAR156 (VAR132 ),
.VAR91 (VAR146 ),
.VAR12 ( ),
.VAR42 ( ),
.VAR14 ( ),
.VAR136 ( ),
.VAR115 (VAR165),
.VAR44 (VAR165),
.VAR128 (VAR201 ),
.VAR110 (VAR120 )
);
VAR194 VAR193 (
.VAR145 (VAR146 ),
.VAR125 (VAR50 )
);
VAR194 VAR11 (
.VAR145 (VAR132 ),
.VAR125 (VAR135 )
);
assign VAR188 = !(VAR201 && VAR167);
endmodule | gpl-2.0 |
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu7t5v0 | cells/oai33/gf180mcu_fd_sc_mcu7t5v0__oai33_2.behavioral.v | 5,359 | module MODULE1( VAR3, VAR2, VAR4, VAR9, VAR8, VAR5, VAR10 );
input VAR10, VAR5, VAR8, VAR9, VAR2, VAR3;
output VAR4;
VAR1 VAR7(.VAR3(VAR3),.VAR2(VAR2),.VAR4(VAR4),.VAR9(VAR9),.VAR8(VAR8),.VAR5(VAR5),.VAR10(VAR10));
VAR1 VAR6(.VAR3(VAR3),.VAR2(VAR2),.VAR4(VAR4),.VAR9(VAR9),.VAR8(VAR8),.VAR5(VAR5),.VAR10(VAR10)); | apache-2.0 |
CMU-SAFARI/NOCulator | hring/hw/buffered/src/whr_op_ctrl_mac.v | 18,688 | module MODULE1
(clk, reset, VAR112, VAR65, VAR63, VAR12, VAR97,
VAR71, VAR130, VAR72, VAR62, VAR22);
parameter VAR8 = 8;
localparam VAR94 = VAR121(VAR8);
localparam VAR14 = VAR121(VAR8+1);
parameter VAR126 = 4;
parameter VAR17 = 4;
parameter VAR31 = 2;
parameter VAR116 = 1;
parameter VAR74 = VAR55;
localparam VAR54
= ((VAR74 == VAR55) ||
(VAR74 == VAR113)) ?
2 :
(VAR74 == VAR11) ?
(VAR17 - 1) :
-1;
localparam VAR26
= VAR31 * VAR54 + VAR116;
parameter VAR48 = VAR137;
parameter VAR36 = 4;
parameter VAR19 = 1;
localparam VAR7
= VAR121(VAR36-VAR19+1);
localparam VAR60 = VAR121(VAR36);
localparam VAR5
= (VAR48 == VAR59) ?
(1 + 1 + 1) :
(VAR48 == VAR137) ?
(1 + 1) :
-1;
parameter VAR86 = 64;
localparam VAR61 = 1;
parameter VAR38 = VAR29;
parameter VAR67 = VAR76;
parameter VAR77 = 0;
parameter VAR52 = VAR58;
input clk;
input reset;
input [0:VAR61-1] VAR112;
input [0:VAR26-1] VAR65;
input [0:VAR26-1] VAR63;
input [0:VAR26-1] VAR12;
output [0:VAR26-1] VAR97;
wire [0:VAR26-1] VAR97;
output [0:VAR26-1] VAR71;
wire [0:VAR26-1] VAR71;
input [0:VAR86-1] VAR130;
output [0:VAR5-1] VAR72;
wire [0:VAR5-1] VAR72;
output [0:VAR86-1] VAR62;
wire [0:VAR86-1] VAR62;
output VAR22;
wire VAR22;
wire [0:VAR61-1] VAR21, VAR136;
assign VAR21 = VAR112;
wire VAR133, VAR30;
assign VAR133 = VAR21[0];
VAR25
.VAR52(VAR52))
VAR30
(.clk(clk),
.reset(reset),
.VAR103(VAR133),
.VAR44(VAR30));
assign VAR136[0] = VAR30;
wire VAR85;
assign VAR85 = VAR136[0];
wire [0:VAR26-1] VAR23;
assign VAR23 = VAR65;
wire VAR138;
assign VAR138 = |VAR23;
wire VAR101;
wire [0:VAR26-1] VAR15;
VAR37
.VAR38(VAR38),
.VAR52(VAR52))
VAR125
(.clk(clk),
.reset(reset),
.VAR101(VAR101),
.req(VAR23),
.VAR95(VAR15));
wire VAR117;
wire [0:VAR26-1] VAR89;
assign VAR89 = VAR15 & {VAR26{VAR117}};
wire VAR3;
assign VAR3 = VAR138 & VAR117;
wire [0:VAR26-1] VAR81, VAR88;
assign VAR81 = VAR101 ? VAR15 : VAR88;
VAR25
.VAR52(VAR52))
VAR88
(.clk(clk),
.reset(1'b0),
.VAR103(VAR81),
.VAR44(VAR88));
wire [0:VAR26-1] VAR104;
assign VAR104 = VAR65 & VAR88;
wire VAR4;
assign VAR4 = |VAR104;
wire VAR69;
wire VAR70, VAR34;
assign VAR70 = VAR34 ?
(~|(VAR104 & VAR12) | ~VAR69) :
(|(VAR15 & ~VAR12) & VAR117 & VAR69);
VAR25
.VAR52(VAR52))
VAR34
(.clk(clk),
.reset(reset),
.VAR103(VAR70),
.VAR44(VAR34));
assign VAR101 = ~VAR34 & VAR3;
wire [0:VAR26-1] VAR131;
assign VAR131 = VAR34 ? VAR104 : VAR15;
assign VAR71 = VAR131;
wire VAR49;
assign VAR49 = VAR34 ? VAR4 : VAR3;
assign VAR97 = (VAR34 ? VAR104 : VAR89) & {VAR26{VAR69}};
wire VAR95;
assign VAR95 = VAR49 & VAR69;
wire VAR13, VAR123;
assign VAR13 = VAR95;
VAR25
.VAR52(VAR52))
VAR123
(.clk(clk),
.reset(reset),
.VAR103(VAR13),
.VAR44(VAR123));
wire VAR40;
assign VAR40 = VAR123;
wire VAR66, VAR111;
assign VAR66 = ~VAR34 | |(VAR104 & VAR63);
VAR25
.VAR52(VAR52))
VAR111
(.clk(clk),
.reset(1'b0),
.VAR103(VAR66),
.VAR44(VAR111));
wire VAR28;
assign VAR28 = VAR111;
wire VAR51, VAR16;
assign VAR51 = |(VAR131 & VAR12);
VAR25
.VAR52(VAR52))
VAR16
(.clk(clk),
.reset(1'b0),
.VAR103(VAR51),
.VAR44(VAR16));
wire VAR98;
assign VAR98 = VAR16;
wire VAR53;
assign VAR53 = VAR40 | VAR85;
wire VAR20;
assign VAR20 = VAR85;
wire [0:VAR14-1] VAR68;
wire VAR80;
wire VAR114;
generate
if(VAR126 == VAR8)
begin
assign VAR117 = 1'b1;
assign VAR80 = 1'b0;
assign VAR114 = 1'b0;
end
else
begin
wire VAR102;
wire VAR83;
if(VAR126 == 1)
begin
wire VAR10;
assign VAR10
= (VAR68 == (VAR8 - 1)) && VAR20;
wire VAR42, VAR35;
assign VAR42
= VAR53 ?
((VAR35 & ~VAR10) |
(VAR40 & VAR98)) :
VAR35;
VAR25
.VAR52(VAR52))
VAR35
(.clk(clk),
.reset(reset),
.VAR103(VAR42),
.VAR44(VAR35));
assign VAR102 = VAR35 & VAR10;
wire VAR64, VAR96;
assign VAR64
= VAR53 ?
((VAR96 & ~VAR83) | VAR102) :
VAR96;
VAR25
.VAR52(VAR52),
.VAR79(1'b1))
VAR96
(.clk(clk),
.reset(reset),
.VAR103(VAR64),
.VAR44(VAR96));
assign VAR117
= VAR96 & ~(VAR40 & VAR28);
assign VAR83 = VAR96 & VAR40 & VAR28;
assign VAR80 = VAR83 & ~VAR96;
assign VAR114 = VAR102 & VAR96;
end
else
begin
wire [0:VAR94-1] VAR24, VAR115;
VAR43
.VAR90(0),
.VAR27(VAR8-1))
VAR110
(.VAR1(VAR115),
.VAR91(VAR24));
wire [0:VAR94-1] VAR107;
assign VAR107
= VAR53 ?
(VAR40 ? VAR24 : VAR115) :
VAR115;
VAR25
.VAR52(VAR52))
VAR115
(.clk(clk),
.reset(reset),
.VAR103(VAR107),
.VAR44(VAR115));
wire [0:VAR94-1] VAR124, VAR99;
VAR43
.VAR90(0),
.VAR27(VAR8-1))
VAR105
(.VAR1(VAR99),
.VAR91(VAR124));
wire [0:VAR94-1] VAR134;
assign VAR134
= VAR53 ?
(VAR85 ? VAR124 : VAR99) :
VAR99;
VAR25
.VAR52(VAR52))
VAR99
(.clk(clk),
.reset(reset),
.VAR103(VAR134),
.VAR44(VAR99));
reg [0:VAR8-1] VAR73;
always @(posedge clk)
if(VAR53)
if(VAR40)
VAR73[VAR115] <= VAR98;
wire VAR132;
assign VAR132 = VAR73[VAR99];
assign VAR102 = VAR20 & VAR132;
assign VAR83 = ~VAR34 & VAR3 & VAR69;
wire [0:1] VAR128;
VAR92
.VAR52(VAR52))
VAR118
(.clk(clk),
.reset(reset),
.VAR20(VAR102),
.VAR2(VAR83),
.VAR69(VAR117),
.VAR100(VAR128));
assign VAR80 = VAR128[0];
assign VAR114 = VAR128[1];
end
end
endgenerate
wire VAR135;
assign VAR135 = ~VAR20;
wire [0:VAR14-1] VAR9;
assign VAR9 = VAR68 - VAR135;
wire [0:VAR14-1] VAR18;
assign VAR18 = VAR68 + VAR20;
wire VAR2;
assign VAR2 = VAR95;
wire [0:VAR14-1] VAR39;
assign VAR39 = VAR2 ? VAR9 : VAR18;
VAR25
.VAR52(VAR52),
.VAR79(VAR8))
VAR68
(.clk(clk),
.reset(reset),
.VAR103(VAR39),
.VAR44(VAR68));
wire VAR108;
assign VAR108 = ~|VAR68;
wire VAR106;
assign VAR106 = VAR108 & VAR2 & ~VAR20;
wire VAR87;
assign VAR87 = (VAR68 == VAR8);
wire VAR119;
assign VAR119 = VAR87 & VAR20;
assign VAR69 = |VAR68 | VAR20;
wire [0:VAR5-1] VAR50, VAR120;
generate
case(VAR48)
begin
assign VAR50[0] = VAR40;
wire VAR93, VAR129;
assign VAR93 = VAR50[0];
VAR25
.VAR52(VAR52))
VAR129
(.clk(clk),
.reset(reset),
.VAR103(VAR93),
.VAR44(VAR129));
assign VAR120[0] = VAR129;
assign VAR50[1]
= VAR40 ? VAR28 : VAR120[1];
VAR25
.VAR32(1),
.VAR52(VAR52))
VAR120
(.clk(clk),
.reset(1'b0),
.VAR103(VAR50[1:VAR5-1]),
.VAR44(VAR120[1:VAR5-1]));
end
endcase
case(VAR48)
begin
assign VAR50[2]
= VAR40 ? VAR98 : VAR120[2];
end
endcase
endgenerate
assign VAR72 = VAR120;
wire [0:VAR86-1] VAR41, VAR84;
assign VAR41 = VAR40 ? VAR130 : VAR84;
VAR25
.VAR52(VAR52))
VAR84
(.clk(clk),
.reset(1'b0),
.VAR103(VAR41),
.VAR44(VAR84));
assign VAR62 = VAR84;
generate
if(VAR67 != VAR57)
begin
always @(posedge clk)
begin
if(VAR106)
if(VAR119)
if(VAR80)
VAR75({"VAR47: VAR122 VAR20 VAR56 VAR46 in module ",
"%."});
if(VAR114)
end
wire [0:3] VAR109, VAR78;
assign VAR109 = {VAR106,
VAR119,
VAR80,
VAR114};
VAR45
.VAR33(VAR67),
.VAR52(VAR52))
VAR82
(.clk(clk),
.reset(reset),
.VAR127(VAR109),
.VAR6(VAR78));
assign VAR22 = |VAR78;
end
else
assign VAR22 = 1'b0;
endgenerate
endmodule | mit |
hcabrera-/lancetfish | RTL/processing_element/des_engine/rtl/des_sbox8.v | 3,336 | module MODULE1
(
input wire [0:5] VAR2,
output reg [0:3] VAR1
);
always @(*)
case ({VAR2[0], VAR2[5]})
2'b00:
case (VAR2[1:4])
4'd0: VAR1 = 4'd13;
4'd1: VAR1 = 4'd2;
4'd2: VAR1 = 4'd8;
4'd3: VAR1 = 4'd4;
4'd4: VAR1 = 4'd6;
4'd5: VAR1 = 4'd15;
4'd6: VAR1 = 4'd11;
4'd7: VAR1 = 4'd1;
4'd8: VAR1 = 4'd10;
4'd9: VAR1 = 4'd9;
4'd10: VAR1 = 4'd3;
4'd11: VAR1 = 4'd14;
4'd12: VAR1 = 4'd5;
4'd13: VAR1 = 4'd0;
4'd14: VAR1 = 4'd12;
4'd15: VAR1 = 4'd7;
endcase
2'b01:
case (VAR2[1:4])
4'd0: VAR1 = 4'd1;
4'd1: VAR1 = 4'd15;
4'd2: VAR1 = 4'd13;
4'd3: VAR1 = 4'd8;
4'd4: VAR1 = 4'd10;
4'd5: VAR1 = 4'd3;
4'd6: VAR1 = 4'd7;
4'd7: VAR1 = 4'd4;
4'd8: VAR1 = 4'd12;
4'd9: VAR1 = 4'd5;
4'd10: VAR1 = 4'd6;
4'd11: VAR1 = 4'd11;
4'd12: VAR1 = 4'd0;
4'd13: VAR1 = 4'd14;
4'd14: VAR1 = 4'd9;
4'd15: VAR1 = 4'd2;
endcase
2'b10:
case (VAR2[1:4])
4'd0: VAR1 = 4'd7;
4'd1: VAR1 = 4'd11;
4'd2: VAR1 = 4'd4;
4'd3: VAR1 = 4'd1;
4'd4: VAR1 = 4'd9;
4'd5: VAR1 = 4'd12;
4'd6: VAR1 = 4'd14;
4'd7: VAR1 = 4'd2;
4'd8: VAR1 = 4'd0;
4'd9: VAR1 = 4'd6;
4'd10: VAR1 = 4'd10;
4'd11: VAR1 = 4'd13;
4'd12: VAR1 = 4'd15;
4'd13: VAR1 = 4'd3;
4'd14: VAR1 = 4'd5;
4'd15: VAR1 = 4'd8;
endcase
2'b11:
case (VAR2[1:4])
4'd0: VAR1 = 4'd2;
4'd1: VAR1 = 4'd1;
4'd2: VAR1 = 4'd14;
4'd3: VAR1 = 4'd7;
4'd4: VAR1 = 4'd4;
4'd5: VAR1 = 4'd10;
4'd6: VAR1 = 4'd8;
4'd7: VAR1 = 4'd13;
4'd8: VAR1 = 4'd15;
4'd9: VAR1 = 4'd12;
4'd10: VAR1 = 4'd9;
4'd11: VAR1 = 4'd0;
4'd12: VAR1 = 4'd3;
4'd13: VAR1 = 4'd5;
4'd14: VAR1 = 4'd6;
4'd15: VAR1 = 4'd11;
endcase
endcase
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_hvl | cells/einvp/sky130_fd_sc_hvl__einvp.functional.pp.v | 1,872 | module MODULE1 (
VAR5 ,
VAR9 ,
VAR1 ,
VAR12,
VAR8,
VAR13 ,
VAR6
);
output VAR5 ;
input VAR9 ;
input VAR1 ;
input VAR12;
input VAR8;
input VAR13 ;
input VAR6 ;
wire VAR7 ;
wire VAR10;
VAR4 VAR2 (VAR7 , VAR9, VAR12, VAR8 );
VAR4 VAR11 (VAR10, VAR1, VAR12, VAR8 );
notif1 VAR3 (VAR5 , VAR7, VAR10);
endmodule | apache-2.0 |
htogarcia/Microcontrolador-Calculadora | VGA Mouse/num_chooser.v | 1,645 | module MODULE1(
output reg [4:0] VAR21,
input wire [2:0] VAR2,
input wire [3:0] VAR35
);
wire [4:0] VAR28, VAR7, VAR26, VAR14, VAR31, VAR15, VAR19, VAR13, VAR12, VAR33;
VAR3 VAR27 (
.VAR1(VAR2),
.VAR34(VAR28)
);
VAR22 VAR5 (
.VAR1(VAR2),
.VAR34(VAR7)
);
VAR6 VAR24 (
.VAR1(VAR2),
.VAR34(VAR26)
);
VAR9 VAR23 (
.VAR1(VAR2),
.VAR34(VAR14)
);
VAR18 VAR11 (
.VAR1(VAR2),
.VAR34(VAR31)
);
VAR8 VAR25 (
.VAR1(VAR2),
.VAR34(VAR15)
);
VAR29 VAR32 (
.VAR1(VAR2),
.VAR34(VAR19)
);
VAR20 VAR17 (
.VAR1(VAR2),
.VAR34(VAR13)
);
VAR16 VAR30 (
.VAR1(VAR2),
.VAR34(VAR12)
);
VAR10 VAR4 (
.VAR1(VAR2),
.VAR34(VAR33)
);
always @ *
begin
case (VAR35)
4'b0000: VAR21 = VAR28;
4'b0001: VAR21 = VAR7;
4'b0010: VAR21 = VAR26;
4'b0011: VAR21 = VAR14;
4'b0100: VAR21 = VAR31;
4'b0101: VAR21 = VAR15;
4'b0110: VAR21 = VAR19;
4'b0111: VAR21 = VAR13;
4'b1000: VAR21 = VAR12;
4'b1001: VAR21 = VAR33;
default: VAR21 = 5'b0;
endcase
end
endmodule | mit |
lerwys/bpm-sw-old-backup | hdl/ip_cores/pcie/7k325ffg900/pcie_core/source/pcie_core_axi_basic_tx.v | 9,968 | module MODULE1 #(
parameter VAR44 = 128, parameter VAR37 = "VAR38", parameter VAR28 = "VAR46", parameter VAR8 = "VAR46", parameter VAR30 = 1,
parameter VAR31 = (VAR44 == 128) ? 2 : 1, parameter VAR17 = VAR44 / 8 ) (
input [VAR44-1:0] VAR43, input VAR23, output VAR33, input [VAR17-1:0] VAR24, input VAR41, input [3:0] VAR19,
input VAR27, input VAR14,
output [VAR44-1:0] VAR12, output VAR34, output VAR39, output VAR6, input VAR29, output VAR16, output [VAR31-1:0] VAR40, output VAR22, output VAR15, input [5:0] VAR20, output VAR47,
input VAR32, output VAR35, input VAR25,
input [2:0] VAR36,
input VAR2, input [1:0] VAR18, input [31:0] VAR11, input VAR1,
input VAR13, output VAR5,
input VAR3, input VAR10 );
wire VAR42;
VAR45 #(
.VAR44( VAR44 ),
.VAR8( VAR8 ),
.VAR30( VAR30 ),
.VAR31( VAR31 ),
.VAR17( VAR17 )
) VAR4 (
.VAR43( VAR43 ),
.VAR33( VAR33 ),
.VAR23( VAR23 ),
.VAR24( VAR24 ),
.VAR41( VAR41 ),
.VAR19( VAR19 ),
.VAR12( VAR12 ),
.VAR34( VAR34 ),
.VAR39( VAR39 ),
.VAR6( VAR6 ),
.VAR29( VAR29 ),
.VAR16( VAR16 ),
.VAR40( VAR40 ),
.VAR22( VAR22 ),
.VAR15( VAR15 ),
.VAR47( VAR47 ),
.VAR25( VAR25 ),
.VAR42( VAR42 ),
.VAR3( VAR3 ),
.VAR10( VAR10 )
);
generate
if(VAR8 == "VAR46") begin : VAR26
VAR9 #(
.VAR44( VAR44 ),
.VAR37( VAR37 ),
.VAR28( VAR28 ),
.VAR30( VAR30 )
) VAR7 (
.VAR43( VAR43 ),
.VAR23( VAR23 ),
.VAR19( VAR19 ),
.VAR41( VAR41 ),
.VAR27( VAR27 ),
.VAR14( VAR14 ),
.VAR20( VAR20 ),
.VAR29( VAR29 ),
.VAR32( VAR32 ),
.VAR35( VAR35 ),
.VAR25( VAR25 ),
.VAR36( VAR36 ),
.VAR2( VAR2 ),
.VAR18( VAR18 ),
.VAR11( VAR11 ),
.VAR1( VAR1 ),
.VAR13( VAR13 ),
.VAR5( VAR5 ),
.VAR42( VAR42 ),
.VAR3( VAR3 ),
.VAR10( VAR10 )
);
end
else begin : VAR21
assign VAR42 = 1'b0;
assign VAR5 = VAR27;
assign VAR35 = VAR14;
end
endgenerate
endmodule | lgpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/or4/sky130_fd_sc_ms__or4.symbol.v | 1,282 | module MODULE1 (
input VAR4,
input VAR9,
input VAR6,
input VAR3,
output VAR2
);
supply1 VAR1;
supply0 VAR8;
supply1 VAR5 ;
supply0 VAR7 ;
endmodule | apache-2.0 |
UGent-HES/ConnectionRouter | vtr_flow/benchmarks/arithmetic/generated_circuits/FIR_filters/verilog/fir_pipe_12.v | 11,390 | module MODULE3 (
clk,
reset,
VAR38,
VAR16,
VAR84,
VAR55,
VAR20
);
parameter VAR82 = 18;
parameter VAR70 = 12;
parameter VAR13 = 6;
localparam VAR29 = 17;
input clk;
input reset;
input VAR38;
input VAR16;
input [VAR82-1:0] VAR84; output VAR55;
output [VAR82-1:0] VAR20;
localparam VAR58 = 18; localparam VAR1 = 36; localparam VAR8 = 17;
localparam VAR48 = 12;
reg [VAR82-1:0] VAR31;
reg [VAR82-1:0] VAR42;
reg [VAR82-1:0] VAR63;
reg [VAR82-1:0] VAR22;
reg [VAR82-1:0] VAR7;
reg [VAR82-1:0] VAR50;
always@(posedge clk) begin
VAR31 <= 18'd88;
VAR42 <= 18'd0;
VAR63 <= -18'd97;
VAR22 <= -18'd197;
VAR7 <= -18'd294;
VAR50 <= -18'd380;
end
reg [VAR29-1:0] VAR41;
always@(posedge clk or posedge reset) begin
if(reset) begin
VAR41 <= 0;
end else begin
if(VAR38) begin
VAR41 <= {VAR41[VAR29-2:0], VAR16};
end else begin
VAR41 <= VAR41;
end
end
end
wire [VAR82-1:0] VAR10;
wire [VAR82-1:0] VAR47;
wire [VAR82-1:0] VAR76;
wire [VAR82-1:0] VAR83;
wire [VAR82-1:0] VAR46;
wire [VAR82-1:0] VAR57;
wire [VAR82-1:0] VAR53;
wire [VAR82-1:0] VAR78;
wire [VAR82-1:0] VAR32;
wire [VAR82-1:0] VAR71;
wire [VAR82-1:0] VAR9;
wire [VAR82-1:0] VAR18;
MODULE2 MODULE14(
.clk(clk), .VAR38(VAR38),
.VAR27(VAR84),
.VAR35(VAR10),
.VAR61(VAR47),
.VAR75(VAR76),
.VAR44(VAR83),
.VAR23(VAR46),
.VAR15(VAR57),
.VAR2(VAR53),
.VAR25(VAR78),
.VAR62(VAR32),
.VAR30(VAR71),
.VAR24(VAR9),
.VAR56(VAR18),
.reset(reset) );
wire [VAR82-1:0] VAR12;
wire [VAR82-1:0] VAR4;
wire [VAR82-1:0] VAR39;
wire [VAR82-1:0] VAR66;
wire [VAR82-1:0] VAR21;
wire [VAR82-1:0] VAR72;
MODULE1 VAR40(
.clk(clk), .VAR38(VAR38),
.VAR26 (VAR10),
.VAR51 (VAR18),
.VAR54(VAR12)
);
MODULE1 VAR73(
.clk(clk), .VAR38(VAR38),
.VAR26 (VAR47),
.VAR51 (VAR9),
.VAR54(VAR4)
);
MODULE1 VAR28(
.clk(clk), .VAR38(VAR38),
.VAR26 (VAR76),
.VAR51 (VAR71),
.VAR54(VAR39)
);
MODULE1 VAR6(
.clk(clk), .VAR38(VAR38),
.VAR26 (VAR83),
.VAR51 (VAR32),
.VAR54(VAR66)
);
MODULE1 VAR77(
.clk(clk), .VAR38(VAR38),
.VAR26 (VAR46),
.VAR51 (VAR78),
.VAR54(VAR21)
);
MODULE1 VAR17(
.clk(clk), .VAR38(VAR38),
.VAR26 (VAR57),
.VAR51 (VAR53),
.VAR54(VAR72)
);
wire [VAR82-1:0] VAR68;
wire [VAR82-1:0] VAR60;
wire [VAR82-1:0] VAR65;
wire [VAR82-1:0] VAR14;
wire [VAR82-1:0] VAR67;
wire [VAR82-1:0] VAR3;
MODULE5 VAR69(
.clk(clk), .VAR38(VAR38),
.VAR26 (VAR12),
.VAR51 (VAR31),
.VAR54(VAR68)
);
MODULE5 VAR11(
.clk(clk), .VAR38(VAR38),
.VAR26 (VAR4),
.VAR51 (VAR42),
.VAR54(VAR60)
);
MODULE5 VAR81(
.clk(clk), .VAR38(VAR38),
.VAR26 (VAR39),
.VAR51 (VAR63),
.VAR54(VAR65)
);
MODULE5 VAR79(
.clk(clk), .VAR38(VAR38),
.VAR26 (VAR66),
.VAR51 (VAR22),
.VAR54(VAR14)
);
MODULE5 VAR5(
.clk(clk), .VAR38(VAR38),
.VAR26 (VAR21),
.VAR51 (VAR7),
.VAR54(VAR67)
);
MODULE5 VAR34(
.clk(clk), .VAR38(VAR38),
.VAR26 (VAR72),
.VAR51 (VAR50),
.VAR54(VAR3)
);
wire [VAR82-1:0] VAR52;
wire [VAR82-1:0] VAR85;
wire [VAR82-1:0] VAR86;
MODULE1 VAR37(
.clk(clk), .VAR38(VAR38),
.VAR26 (VAR68),
.VAR51 (VAR60),
.VAR54(VAR52)
);
MODULE1 VAR33(
.clk(clk), .VAR38(VAR38),
.VAR26 (VAR65),
.VAR51 (VAR14),
.VAR54(VAR85)
);
MODULE1 VAR59(
.clk(clk), .VAR38(VAR38),
.VAR26 (VAR67),
.VAR51 (VAR3),
.VAR54(VAR86)
);
wire [VAR82-1:0] VAR64;
wire [VAR82-1:0] VAR19;
MODULE1 VAR36(
.clk(clk), .VAR38(VAR38),
.VAR26 (VAR52),
.VAR51 (VAR85),
.VAR54(VAR64)
);
MODULE4 VAR45(
.clk(clk), .VAR38(VAR38),
.VAR26 (VAR86),
.VAR54(VAR19)
);
wire [VAR82-1:0] VAR74;
MODULE1 VAR49(
.clk(clk), .VAR38(VAR38),
.VAR26 (VAR64),
.VAR51 (VAR19),
.VAR54(VAR74)
);
assign VAR20 = VAR74;
assign VAR55 = VAR41[VAR29-1];
endmodule
module MODULE2 (
clk,
VAR38,
VAR27,
VAR35,
VAR61,
VAR75,
VAR44,
VAR23,
VAR15,
VAR2,
VAR25,
VAR62,
VAR30,
VAR24,
VAR56,
reset);
parameter VAR80 = 1;
input clk;
input VAR38;
input [VAR80-1:0] VAR27;
output [VAR80-1:0] VAR35;
output [VAR80-1:0] VAR61;
output [VAR80-1:0] VAR75;
output [VAR80-1:0] VAR44;
output [VAR80-1:0] VAR23;
output [VAR80-1:0] VAR15;
output [VAR80-1:0] VAR2;
output [VAR80-1:0] VAR25;
output [VAR80-1:0] VAR62;
output [VAR80-1:0] VAR30;
output [VAR80-1:0] VAR24;
output [VAR80-1:0] VAR56;
reg [VAR80-1:0] VAR35;
reg [VAR80-1:0] VAR61;
reg [VAR80-1:0] VAR75;
reg [VAR80-1:0] VAR44;
reg [VAR80-1:0] VAR23;
reg [VAR80-1:0] VAR15;
reg [VAR80-1:0] VAR2;
reg [VAR80-1:0] VAR25;
reg [VAR80-1:0] VAR62;
reg [VAR80-1:0] VAR30;
reg [VAR80-1:0] VAR24;
reg [VAR80-1:0] VAR56;
input reset;
always@(posedge clk or posedge reset) begin
if(reset) begin
VAR35 <= 0;
VAR61 <= 0;
VAR75 <= 0;
VAR44 <= 0;
VAR23 <= 0;
VAR15 <= 0;
VAR2 <= 0;
VAR25 <= 0;
VAR62 <= 0;
VAR30 <= 0;
VAR24 <= 0;
VAR56 <= 0;
end else begin
if(VAR38) begin
VAR35 <= VAR27;
VAR61 <= VAR35;
VAR75 <= VAR61;
VAR44 <= VAR75;
VAR23 <= VAR44;
VAR15 <= VAR23;
VAR2 <= VAR15;
VAR25 <= VAR2;
VAR62 <= VAR25;
VAR30 <= VAR62;
VAR24 <= VAR30;
VAR56 <= VAR24;
end end
end
endmodule
module MODULE1 (
clk,
VAR38,
VAR26,
VAR51,
VAR54);
input clk;
input VAR38;
input [17:0] VAR26;
input [17:0] VAR51;
output [17:0] VAR54;
reg [17:0] VAR54;
always @(posedge clk) begin
if(VAR38) begin
VAR54 <= VAR26 + VAR51;
end
end
endmodule
module MODULE5 (
clk,
VAR38,
VAR26,
VAR51,
VAR54);
input clk;
input VAR38;
input [17:0] VAR26;
input [17:0] VAR51;
output [17:0] VAR54;
reg [17:0] VAR54;
always @(posedge clk) begin
if(VAR38) begin
VAR54 <= VAR26 * VAR51;
end
end
endmodule
module MODULE4 (
clk,
VAR38,
VAR26,
VAR54);
input clk;
input VAR38;
input [17:0] VAR26;
output [17:0] VAR54;
reg [17:0] VAR54;
always @(posedge clk) begin
if(VAR38) begin
VAR54 <= VAR26;
end
end
endmodule | mit |
vad-rulezz/megabot | fusesoc/orpsoc-cores/trunk/systems/neek/rtl/verilog/lcd_ctrl.v | 7,893 | module MODULE1 #(
parameter VAR41 = 50000000
)
(
input VAR29,
input VAR4,
output VAR3,
output VAR31,
output VAR40,
output [7:0] VAR24,
output VAR26,
output VAR12,
output VAR35,
output VAR38,
input VAR17,
input VAR2,
input VAR11,
input VAR22,
input VAR27,
input [7:0] VAR43,
input [7:0] VAR23,
input [7:0] VAR37
);
localparam [3:0]
VAR1 = 4'h0,
VAR28 = 4'h1,
VAR15 = 4'h2,
VAR36 = 4'h3,
VAR30 = 4'h4,
VAR19 = 4'h5,
VAR16 = 4'h6,
VAR34 = 4'h7,
VAR33 = 4'h8;
localparam VAR20 = 100 * (VAR41 / 1000000); localparam VAR18 = 100 * (VAR41 / 1000); localparam VAR42 = 20 * (VAR41 / 1000);
reg [4:0] state;
reg VAR8;
reg VAR6;
reg VAR5;
reg VAR9;
reg [15:0] VAR32;
reg [5:0] VAR7;
reg [7:0] VAR10;
assign VAR12 = VAR8;
assign VAR35 = VAR6;
assign VAR38 = VAR5;
reg [7:0] VAR21;
reg [4:0] VAR13;
reg VAR14;
integer delay;
localparam VAR39 = 19;
reg [15:0] VAR25 [0:31];
begin
end | gpl-2.0 |
cfangmeier/VFPIX-telescope-Code | DAQ_Firmware/src/ram/alt_mem_ddrx_ecc_encoder_decoder_wrapper.v | 48,802 | module MODULE1 #
( parameter
VAR127 = 80,
VAR107 = 32,
VAR81 = 2,
VAR21 = 40,
VAR87 = 5,
VAR25 = 8,
VAR141 = 1,
VAR89 = 0,
VAR46 = 0,
VAR95 = 0,
VAR45 = 0,
VAR63 = 8,
VAR15 = 1,
VAR131 = 1,
VAR38 = 1,
VAR26 = 1,
VAR97 = 1,
VAR96 = 1,
VAR64 = 1,
VAR80 = 1,
VAR91 = 1,
VAR71 = 1,
VAR60 = 8,
VAR92 = 8,
VAR36 = 1,
VAR112 = 8
)
(
VAR132,
VAR78,
VAR11,
VAR90,
VAR20,
VAR32,
VAR52,
VAR73,
VAR65,
VAR3,
VAR34,
VAR136,
VAR133,
VAR51,
VAR118,
VAR139,
VAR110,
VAR5,
VAR108,
VAR117,
VAR126,
VAR8,
VAR47,
VAR40,
VAR53,
VAR113,
VAR68,
VAR39,
VAR1,
VAR88,
VAR142,
VAR10,
VAR101,
VAR30,
VAR85,
VAR100,
VAR69,
VAR7,
VAR54,
VAR66
);
localparam VAR76 = VAR21 / VAR87;
localparam VAR49 = VAR21 * VAR81;
localparam VAR19 = VAR127 / VAR76;
localparam VAR42 = VAR49 / VAR76;
localparam VAR28 = VAR127 / VAR141;
localparam VAR77 = VAR19 / VAR141;
localparam VAR61 = VAR49 / VAR141;
localparam VAR74 = VAR42 / VAR141;
localparam VAR125 = VAR63;
localparam VAR9 = VAR63;
localparam VAR33 = VAR63 - 2; localparam VAR31 = VAR63 - 2;
localparam VAR115 = VAR61; localparam VAR124 = VAR61;
input VAR132;
input VAR78;
input [VAR63 - 1 : 0] VAR11;
input [VAR15 - 1 : 0] VAR90;
input [VAR131 - 1 : 0] VAR20;
input [VAR38 - 1 : 0] VAR32;
input [VAR26 - 1 : 0] VAR52;
input [VAR97 - 1 : 0] VAR73;
input [VAR96 - 1 : 0] VAR65;
input [VAR64 - 1 : 0] VAR3;
input [VAR80 - 1 : 0] VAR34;
input [VAR19 - 1 : 0] VAR136;
input [VAR127 - 1 : 0] VAR133;
input [VAR127 - 1 : 0] VAR51;
input [VAR127 - 1 : 0] VAR118;
input VAR139;
input VAR110;
input [VAR141 * VAR25 - 1 : 0] VAR5;
input [VAR141 - 1 : 0] VAR108;
input [VAR107 - 1 : 0] VAR117;
input VAR126;
input VAR8;
input [VAR49 - 1 : 0] VAR47;
input [VAR81 / 2 - 1 : 0] VAR40;
output [VAR127 - 1 : 0] VAR53;
output VAR113;
output [VAR42 - 1 : 0] VAR68;
output [VAR49 - 1 : 0] VAR39;
output [VAR141 - 1 : 0] VAR1;
output [VAR141 - 1 : 0] VAR88;
output [VAR141 * VAR25 - 1 : 0] VAR142;
output VAR10;
output [VAR91 - 1 : 0] VAR101;
output [VAR71 - 1 : 0] VAR30;
output [VAR60 - 1 : 0] VAR85;
output [VAR92 - 1 : 0] VAR100;
output [VAR107 - 1 : 0] VAR69;
output [VAR36 - 1 : 0] VAR7;
output [VAR112 - 1 : 0] VAR54;
output [VAR107 - 1 : 0] VAR66;
reg [VAR127 - 1 : 0] VAR53;
reg VAR113;
reg [VAR42 - 1 : 0] VAR68;
reg [VAR49 - 1 : 0] VAR39;
reg [VAR141 - 1 : 0] VAR1;
reg [VAR141 - 1 : 0] VAR88;
reg [VAR141 * VAR25 - 1 : 0] VAR142;
reg VAR10;
reg [VAR91 - 1 : 0] VAR101;
reg [VAR71 - 1 : 0] VAR30;
reg [VAR60 - 1 : 0] VAR85;
reg [VAR92 - 1 : 0] VAR100;
reg [VAR107 - 1 : 0] VAR69;
reg [VAR36 - 1 : 0] VAR7;
reg [VAR112 - 1 : 0] VAR54;
reg [VAR107 - 1 : 0] VAR66;
reg [VAR125 - 1 : 0] VAR120;
reg [VAR9 - 1 : 0] VAR103;
reg [VAR33 - 1 : 0] VAR140;
reg [VAR31 - 1 : 0] VAR17;
reg [VAR127 - 1 : 0] VAR24;
reg [VAR127 - 1 : 0] VAR86;
reg [VAR127 - 1 : 0] VAR130;
reg VAR35;
reg VAR2;
reg VAR44;
reg VAR18;
reg [VAR49 - 1 : 0] VAR109;
reg VAR84;
reg [VAR141 - 1 : 0] VAR13;
reg [VAR141 - 1 : 0] VAR27;
reg [VAR42 - 1 : 0] VAR58;
reg [VAR42 - 1 : 0] VAR135;
wire [VAR141 - 1 : 0] VAR144;
reg [VAR49 - 1 : 0] VAR105;
reg [VAR49 - 1 : 0] VAR93;
wire [VAR127 - 1 : 0] VAR12;
wire [VAR141 * VAR25 - 1 : 0] VAR50;
reg [1 : 0] VAR56;
reg VAR116;
reg VAR37;
wire VAR14;
reg VAR123;
reg VAR82;
reg VAR41;
reg VAR106;
reg VAR94;
reg VAR55;
reg VAR83;
wire VAR99;
reg [VAR91 - 1 : 0] VAR59;
reg [VAR71 - 1 : 0] VAR23;
reg [VAR60 - 1 : 0] VAR104;
reg [VAR92 - 1 : 0] VAR75;
reg [VAR107 - 1 : 0] VAR119 ;
reg [VAR36 - 1 : 0] VAR57;
reg [VAR112 - 1 : 0] VAR6;
reg [VAR107 - 1 : 0] VAR143 ;
reg VAR111;
always @ (posedge VAR132 or negedge VAR78)
begin
if (!VAR78)
begin
VAR120 <= 0;
end
else
begin
VAR120 <= VAR11;
end
end
always @ (posedge VAR132 or negedge VAR78)
begin
if (!VAR78)
begin
VAR103 <= 0;
end
else
begin
if (VAR90)
begin
VAR103 <= VAR11 - VAR25;
end
else
begin
VAR103 <= VAR11;
end
end
end
always @ (posedge VAR132 or negedge VAR78)
begin
if (!VAR78)
begin
VAR140 <= 0;
end
else
begin
VAR140 <= VAR120 / VAR76;
end
end
always @ (posedge VAR132 or negedge VAR78)
begin
if (!VAR78)
begin
VAR17 <= 0;
end
else
begin
VAR17 <= VAR103 / VAR76;
end
end
always @ (posedge VAR132 or negedge VAR78)
begin
if (!VAR78)
begin
VAR44 <= 1'b0;
VAR18 <= 1'b0;
end
else
begin
VAR44 <= VAR139;
VAR18 <= VAR110;
end
end
always @ (posedge VAR132 or negedge VAR78)
begin
if (!VAR78)
begin
VAR93 <= 0;
VAR135 <= 0;
end
else
begin
VAR93 <= VAR105;
VAR135 <= VAR58;
end
end
always @
begin
if (VAR90)
begin
if (VAR43)
begin
VAR62 = { {VAR74{1'b0}}, VAR22 };
end
else
begin
VAR62 = { {VAR74{1'b1}}, VAR22 };
end
end
else
begin
VAR62 = { {VAR74{1'b0}}, VAR22 };
end
VAR58 [ ((VAR16 + 1) * VAR74) - 1 : (VAR16 * VAR74)] = VAR62[VAR74-1:0];
end end
endgenerate
always @
begin
VAR84 = VAR40 [0];
end
always @
begin
if (VAR89)
begin
VAR68 = VAR135;
end
else
begin
VAR68 = VAR58;
end
end
always @
begin
VAR113 = |VAR144;
end
always @
begin
if (VAR90)
VAR88 = VAR27;
end
else
VAR88 = 0;
end
always @
begin
VAR10 = VAR83;
end
always @
begin
VAR30 = VAR23;
end
always @
begin
VAR100 = VAR75;
end
always @
begin
VAR7 = VAR57;
end
always @
begin
VAR66 = VAR143;
end
generate
genvar VAR129;
for (VAR129 = 0;VAR129 < VAR141;VAR129 = VAR129 + 1)
begin : VAR70
wire [VAR115 + VAR28 - 1 : 0] VAR79 = {{VAR115{1'b0}}, VAR24 [(VAR129 + 1) * VAR28 - 1 : VAR129 * VAR28]};
wire [VAR115 - 1 : 0] VAR138 = VAR79[VAR115 - 1 : 0];
wire [VAR115 + VAR28 - 1 : 0] VAR98 = {{VAR115{1'b0}}, VAR86 [(VAR129 + 1) * VAR28 - 1 : VAR129 * VAR28]};
wire [VAR115 - 1 : 0] VAR48 = VAR98[ VAR115 - 1 : 0 ];
wire [VAR115 + VAR28 - 1 : 0] VAR4 = {{VAR115{1'b0}}, VAR130 [(VAR129 + 1) * VAR28 - 1 : VAR129 * VAR28]};
wire [VAR115 - 1 : 0] VAR72 = VAR4[ VAR115 - 1 : 0 ];
wire [VAR25 - 1 : 0] VAR102 = VAR5 [(VAR129 + 1) * VAR25 - 1 : VAR129 * VAR25];
wire VAR134 = VAR108 [VAR129];
wire [VAR115 - 1 : 0] VAR122;
wire [VAR115 - 1 : 0] VAR121;
wire [VAR115 - 1 : 0] VAR137;
always @
begin
VAR13 [VAR67] = VAR29 | VAR128;
VAR27 [VAR67] = VAR114;
end
end
endgenerate
always @ (*)
begin
VAR41 = |VAR13 & VAR113;
VAR106 = |VAR27 & VAR113;
VAR116 = ( VAR123 | VAR94 ) & VAR126;
VAR37 = ( VAR82 | VAR55 ) & VAR126;
VAR111 = VAR8;
end
always @ (posedge VAR132 or negedge VAR78)
begin
if (~VAR78)
begin
VAR94 <= 0;
VAR55 <= 0;
VAR123 <= 0;
VAR82 <= 0;
end
else
begin
VAR94 <= VAR41;
VAR55 <= VAR106;
VAR123 <= (VAR123 | VAR94) & ~VAR126;
VAR82 <= (VAR82 | VAR55) & ~VAR126;
end
end
always @ (posedge VAR132 or negedge VAR78)
begin
if (!VAR78)
begin
VAR56 <= 0;
end
else
begin
if (VAR32)
VAR56 <= 2'b11;
end
else if (VAR20)
VAR56 <= 2'b01;
end
else
VAR56 <= 2'b00;
end
end
always @ (posedge VAR132 or negedge VAR78)
begin
if (!VAR78)
begin
VAR59 <= 1'b0;
end
else
begin
if (VAR90)
begin
if (VAR116)
VAR59 <= 1'b1;
end
else if (VAR34)
VAR59 <= 1'b0;
end
else
begin
VAR59 <= 1'b0;
end
end
end
always @ (posedge VAR132 or negedge VAR78)
begin
if (!VAR78)
begin
VAR104 <= 0;
end
else
begin
if (VAR90)
begin
if (VAR34)
if (VAR116)
VAR104 <= 1;
end
else
VAR104 <= 0;
end
else if (VAR116)
VAR104 <= VAR104 + 1'b1;
end
else
begin
VAR104 <= {VAR60{1'b0}};
end
end
end
always @ (posedge VAR132 or negedge VAR78)
begin
if (!VAR78)
begin
VAR23 <= 1'b0;
end
else
begin
if (VAR90)
begin
if (VAR37)
VAR23 <= 1'b1;
end
else if (VAR34)
VAR23 <= 1'b0;
end
else
begin
VAR23 <= 1'b0;
end
end
end
always @ (posedge VAR132 or negedge VAR78)
begin
if (!VAR78)
begin
VAR75 <= 0;
end
else
begin
if (VAR90)
begin
if (VAR34)
if (VAR37)
VAR75 <= 1;
end
else
VAR75 <= 0;
end
else if (VAR37)
VAR75 <= VAR75 + 1'b1;
end
else
begin
VAR75 <= {VAR92{1'b0}};
end
end
end
always @ (posedge VAR132 or negedge VAR78)
begin
if (!VAR78)
begin
VAR119 <= 0;
end
else
begin
if (VAR90)
begin
if (VAR14)
VAR119 <= VAR117;
end
else if (VAR34)
VAR119 <= 0;
end
else
begin
VAR119 <= {VAR107{1'b0}};
end
end
end
always @ (posedge VAR132 or negedge VAR78)
begin
if (!VAR78)
begin
VAR57 <= 1'b0;
end
else
begin
if (VAR90)
begin
if (VAR111)
VAR57 <= 1'b1;
end
else if (VAR34)
VAR57 <= 1'b0;
end
else
begin
VAR57 <= 1'b0;
end
end
end
always @ (posedge VAR132 or negedge VAR78)
begin
if (!VAR78)
begin
VAR6 <= 0;
end
else
begin
if (VAR90)
begin
if (VAR34)
if (VAR111)
VAR6 <= 1;
end
else
VAR6 <= 0;
end
else if (VAR111)
VAR6 <= VAR6 + 1'b1;
end
else
begin
VAR6 <= {VAR112{1'b0}};
end
end
end
always @ (posedge VAR132 or negedge VAR78)
begin
if (!VAR78)
begin
VAR143 <= 0;
end
else
begin
if (VAR90)
begin
if (VAR111)
VAR143 <= VAR117;
end
else if (VAR34)
VAR143 <= 0;
end
else
begin
VAR143 <= {VAR107{1'b0}};
end
end
end
assign VAR99 = (VAR116 & ~VAR73) | (VAR37 & ~VAR65) | (VAR111 & ~VAR3);
assign VAR14 = VAR116 | VAR37;
always @ (posedge VAR132 or negedge VAR78)
begin
if (!VAR78)
begin
VAR83 <= 1'b0;
end
else
begin
if (VAR90 && VAR52)
begin
if (VAR99)
VAR83 <= 1'b1;
end
else if (VAR34)
VAR83 <= 1'b0;
end
else
begin
VAR83 <= 1'b0;
end
end
end
endmodule | gpl-2.0 |
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu9t5v0 | cells/mux4/gf180mcu_fd_sc_mcu9t5v0__mux4_4.behavioral.v | 8,258 | module MODULE1( VAR6, VAR4, VAR9, VAR8, VAR5, VAR7, VAR1 );
input VAR1, VAR7, VAR6, VAR9, VAR4, VAR5;
output VAR8;
VAR10 VAR3(.VAR6(VAR6),.VAR4(VAR4),.VAR9(VAR9),.VAR8(VAR8),.VAR5(VAR5),.VAR7(VAR7),.VAR1(VAR1));
VAR10 VAR2(.VAR6(VAR6),.VAR4(VAR4),.VAR9(VAR9),.VAR8(VAR8),.VAR5(VAR5),.VAR7(VAR7),.VAR1(VAR1)); | apache-2.0 |
donnaware/AGC | rtl/de0/agc/JTAG_Probe1.v | 3,865 | module MODULE1 (
VAR18,
VAR6);
input [0:0] VAR18;
output VAR6;
wire VAR20;
wire VAR6 = VAR20;
VAR1 VAR11 (
.VAR18 (VAR18),
.VAR6 (VAR20)
,
.VAR32 (),
.VAR24 (),
.VAR2 (),
.VAR16 (),
.VAR26 (),
.VAR17 (),
.VAR13 (),
.VAR4 (),
.VAR5 (),
.VAR14 (),
.VAR8 (),
.VAR15 (),
.VAR29 (),
.VAR12 (),
.VAR3 (),
.VAR9 (),
.VAR7 ()
);
VAR11.VAR19 = "VAR30",
VAR11.VAR22 = "VAR31",
VAR11.VAR21 = 1,
VAR11.VAR27 = "VAR25",
VAR11.VAR28 = 1,
VAR11.VAR23 = " 0",
VAR11.VAR10 = 0;
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/a221o/sky130_fd_sc_lp__a221o.functional.pp.v | 2,199 | module MODULE1 (
VAR12 ,
VAR14 ,
VAR15 ,
VAR13 ,
VAR20 ,
VAR16 ,
VAR8,
VAR4,
VAR5 ,
VAR17
);
output VAR12 ;
input VAR14 ;
input VAR15 ;
input VAR13 ;
input VAR20 ;
input VAR16 ;
input VAR8;
input VAR4;
input VAR5 ;
input VAR17 ;
wire VAR2 ;
wire VAR9 ;
wire VAR7 ;
wire VAR18;
and VAR11 (VAR2 , VAR13, VAR20 );
and VAR10 (VAR9 , VAR14, VAR15 );
or VAR3 (VAR7 , VAR9, VAR2, VAR16);
VAR6 VAR19 (VAR18, VAR7, VAR8, VAR4 );
buf VAR1 (VAR12 , VAR18 );
endmodule | apache-2.0 |
ShirmanXia/EE469SPRING16 | lab3/nios_system/synthesis/submodules/nios_system_data_in.v | 1,942 | module MODULE1 (
address,
clk,
VAR1,
VAR4,
VAR2
)
;
output [ 31: 0] VAR2;
input [ 1: 0] address;
input clk;
input [ 7: 0] VAR1;
input VAR4;
wire VAR6;
wire [ 7: 0] VAR3;
wire [ 7: 0] VAR5;
reg [ 31: 0] VAR2;
assign VAR6 = 1;
assign VAR5 = {8 {(address == 0)}} & VAR3;
always @(posedge clk or negedge VAR4)
begin
if (VAR4 == 0)
VAR2 <= 0;
end
else if (VAR6)
VAR2 <= {32'b0 | VAR5};
end
assign VAR3 = VAR1;
endmodule | gpl-3.0 |
GLADICOS/SPACEWIRESYSTEMC | altera_work/spw_fifo_ulight/ulight_fifo/ulight_fifo_bb.v | 3,064 | module MODULE1 (
VAR5,
VAR36,
VAR25,
VAR1,
VAR15,
VAR22,
VAR11,
VAR37,
VAR2,
VAR27,
VAR19,
VAR29,
VAR21,
VAR20,
VAR12,
VAR33,
VAR32,
VAR38,
VAR14,
VAR18,
VAR41,
VAR17,
VAR10,
VAR30,
VAR13,
VAR9,
VAR24,
VAR6,
VAR4,
VAR34,
VAR40,
VAR35,
VAR3,
VAR8,
VAR16,
VAR39,
VAR28,
VAR42,
VAR23,
VAR7,
VAR26,
VAR31);
output VAR5;
input VAR36;
output [2:0] VAR25;
input [5:0] VAR1;
input [5:0] VAR15;
input [8:0] VAR22;
input [13:0] VAR11;
output VAR37;
input VAR2;
input VAR27;
input VAR19;
input VAR29;
input [5:0] VAR21;
output [4:0] VAR20;
output VAR12;
output VAR33;
output [12:0] VAR32;
output [2:0] VAR38;
output VAR14;
output VAR18;
output VAR41;
output VAR17;
output VAR10;
output VAR30;
output VAR13;
output VAR9;
inout [7:0] VAR24;
inout VAR6;
inout VAR4;
output VAR34;
output VAR40;
input VAR35;
output VAR3;
output VAR8;
input VAR16;
input VAR39;
input [7:0] VAR28;
output [7:0] VAR42;
output VAR23;
input VAR7;
output [8:0] VAR26;
output VAR31;
endmodule | gpl-3.0 |
SymbiFlow/yosys-f4pga-plugins | ql-qlf-plugin/qlf_k4n8/arith_map.v | 4,534 | module MODULE1(
module 80quicklogicalu (VAR25, VAR8, VAR22, VAR7, VAR1, VAR13, VAR34);
parameter VAR33 = 0;
parameter VAR21 = 0;
parameter VAR12 = 1;
parameter VAR23 = 1;
parameter VAR30 = 1;
parameter VAR19 = 0;
parameter VAR2 = 0;
input [VAR12-1:0] VAR25;
input [VAR23-1:0] VAR8;
output [VAR30-1:0] VAR1, VAR13;
input VAR22, VAR7;
output [VAR30-1:0] VAR34;
wire VAR15 = VAR30 <= 2;
wire [VAR30-1:0] VAR27, VAR9;
\pos #(.VAR33(VAR33), .VAR12(VAR12), .VAR30(VAR30)) VAR16 (.VAR25(VAR25), .VAR13(VAR27));
\pos #(.VAR33(VAR21), .VAR12(VAR23), .VAR30(VAR30)) VAR17 (.VAR25(VAR8), .VAR13(VAR9));
wire [VAR30-1:0] VAR6 = VAR27;
wire [VAR30-1:0] VAR18 = VAR7 ? ~VAR9 : VAR9;
wire [VAR30-1:0] VAR32;
assign VAR34 = VAR32;
genvar VAR14;
generate for (VAR14 = 0; VAR14 < VAR30; VAR14 = VAR14 + 1) begin: VAR29
wire VAR20;
wire VAR11;
generate if (VAR14 == 0) begin
if (VAR19 == 1) begin
localparam VAR24 = (VAR2 == 0) ?
16'b0110011000001000:
16'b1001100100001110;
VAR4 #(
.VAR5(VAR24),
.VAR37(1'b0)
) VAR10 (
.in({VAR6[VAR14], VAR18[VAR14], 1'b1, 1'b1}),
.VAR35(),
.VAR26(VAR13[VAR14]),
.VAR31(VAR20)
);
end else begin
VAR4 #(
.VAR5(16'b0000000000001100),
.VAR37(1'b0)
) VAR3 (
.in({1'b1, VAR22, 1'b1, 1'b1}),
.VAR35(),
.VAR26(),
.VAR31(VAR20)
);
end
end else begin
assign VAR20 = VAR32[VAR14-1];
end endgenerate
generate if ((VAR14 == 0 && VAR19 == 0) || (VAR14 > 0)) begin
VAR4 #(
.VAR5(16'b1001011001101000),
.VAR37(1'b1)
) VAR36 (
.in({VAR6[VAR14], VAR18[VAR14], 1'b1, 1'b1}),
.VAR35(VAR20),
.VAR26(VAR13[VAR14]),
.VAR31(VAR11)
);
end else begin
assign VAR11 = VAR20;
end endgenerate
generate if (VAR14 == VAR30-1) begin
VAR4 #(
.VAR5(16'b1111000011110000),
.VAR37(1'b1)
) VAR28 (
.in({1'b1, 1'b1, 1'b1, 1'b1}),
.VAR35(VAR11),
.VAR26(VAR32[VAR14]),
.VAR31()
);
end else begin
assign VAR32[VAR14] = VAR11;
end endgenerate
end: VAR29
endgenerate
assign VAR1 = VAR6 ^ VAR18;
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/lpflow_inputisolatch/sky130_fd_sc_hd__lpflow_inputisolatch.functional.pp.v | 1,786 | module MODULE1 (
VAR3 ,
VAR1 ,
VAR11,
VAR5 ,
VAR8 ,
VAR4 ,
VAR7
);
output VAR3 ;
input VAR1 ;
input VAR11;
input VAR5 ;
input VAR8 ;
input VAR4 ;
input VAR7 ;
wire VAR10;
VAR6 VAR9 (VAR10 , VAR1, VAR11, 1'b0, VAR5, VAR8);
buf VAR2 (VAR3 , VAR10 );
endmodule | apache-2.0 |
asicguy/gplgpu | hdl/de_temp/ded_ca_top.v | 4,201 | module MODULE1
(
input VAR11,
input VAR13,
input VAR14,
input VAR6,
input [4:0] VAR15,
input [(VAR3*8)-1:0] VAR7,
output [31:0] VAR4,
output [4:0] VAR1,
output [4:0] VAR5,
output [4:0] VAR10
);
wire [2:0] VAR2;
assign VAR2 = VAR9 + 3'h1;
assign VAR4 = VAR7[VAR15[1:0]*32 +: 32];
assign VAR12[0] = VAR6 & (VAR15[1:0] == 2'd0);
assign VAR12[1] = VAR6 & (VAR15[1:0] == 2'd1);
assign VAR12[2] = VAR6 & (VAR15[1:0] == 2'd2);
assign VAR12[3] = VAR6 & (VAR15[1:0] == 2'd3);
assign VAR1 = {2'b0, VAR15[4:2]};
assign VAR5 = (VAR13) ? {2'b0, VAR8} : {2'b0, VAR9};
assign VAR10 = (VAR13) ? {2'b0, VAR8} : {2'b0, VAR2};
wire [3:0] VAR2;
assign VAR2 = VAR9 + 1;
assign VAR4 = VAR7[VAR15[0]*32 +: 32];
assign VAR12[0] = VAR6 & (VAR15[0] == 1'b0);
assign VAR12[1] = VAR6 & (VAR15[0] == 1'b1);
assign VAR1 = {1'b0, VAR15[4:1]};
assign VAR5 = (VAR13) ? {1'b0, VAR8} : {1'b0, VAR9};
assign VAR10 = (VAR13) ? {1'b0, VAR8} : {1'b0, VAR2};
wire [4:0] VAR2;
assign VAR2 = VAR9 + 1;
assign VAR4 = VAR7[31:0];
assign VAR12 = VAR6;
assign VAR1 = VAR15[4:0];
assign VAR5 = (VAR13) ? VAR8 : VAR9;
assign VAR10 = (VAR13) ? VAR8 : VAR2;
endmodule | gpl-3.0 |
EPiCS/soundgates | hardware/design/reference/cf_lib/edk/pcores/adi_common_v1_00_a/hdl/verilog/cf_ss_422to444.v | 5,503 | module MODULE1 (
clk,
VAR16,
VAR20,
VAR23,
VAR3,
VAR4,
VAR15,
VAR9,
VAR18,
VAR1);
input clk;
input VAR16;
input VAR20;
input VAR23;
input [15:0] VAR3;
output VAR4;
output VAR15;
output VAR9;
output [23:0] VAR18;
input VAR1;
reg VAR26 = 'd0;
reg VAR11 = 'd0;
reg VAR13 = 'd0;
reg VAR22 = 'd0;
reg [23:0] VAR7 = 'd0;
reg VAR24 = 'd0;
reg VAR2 = 'd0;
reg VAR21 = 'd0;
reg [23:0] VAR10 = 'd0;
reg VAR19 = 'd0;
reg VAR12 = 'd0;
reg VAR17 = 'd0;
reg [23:0] VAR5 = 'd0;
reg [ 7:0] VAR8 = 'd0;
reg [ 7:0] VAR14 = 'd0;
reg VAR4 = 'd0;
reg VAR15 = 'd0;
reg VAR9 = 'd0;
reg [23:0] VAR18 = 'd0;
wire [ 9:0] VAR25;
wire [ 9:0] VAR6;
always @(posedge clk) begin
if (VAR23 == 1'b1) begin
VAR26 <= ~VAR26;
end else begin
VAR26 <= VAR1;
end
VAR11 <= VAR16;
VAR13 <= VAR20;
VAR22 <= VAR23;
if (VAR23 == 1'b1) begin
if (VAR26 == 1'b1) begin
VAR7 <= {VAR3[15:8], VAR3[7:0], VAR7[7:0]};
end else begin
VAR7 <= {VAR7[23:16], VAR3[7:0], VAR3[15:8]};
end
end
VAR24 <= VAR11;
VAR2 <= VAR13;
VAR21 <= VAR22;
if (VAR22 == 1'b1) begin
VAR10 <= VAR7;
end
VAR19 <= VAR24;
VAR12 <= VAR2;
VAR17 <= VAR21;
if (VAR21 == 1'b1) begin
VAR5 <= VAR10;
end
end
assign VAR25 = {2'd0, VAR7[23:16]} + {2'd0, VAR5[23:16]} +
{1'd0, VAR10[23:16], 1'd0};
assign VAR6 = {2'd0, VAR7[7:0]} + {2'd0, VAR5[7:0]} +
{1'd0, VAR10[7:0], 1'd0};
always @(posedge clk) begin
VAR8 <= VAR25[9:2];
VAR14 <= VAR6[9:2];
end
always @(posedge clk) begin
VAR4 <= VAR19;
VAR15 <= VAR12;
VAR9 <= VAR17;
if (VAR17 == 1'b0) begin
VAR18 <= 'd0;
end else begin
VAR18 <= {VAR8, VAR5[15:8], VAR14};
end
end
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/clkdlyinv3sd1/sky130_fd_sc_ls__clkdlyinv3sd1.pp.symbol.v | 1,357 | module MODULE1 (
input VAR4 ,
output VAR1 ,
input VAR6 ,
input VAR3,
input VAR2,
input VAR5
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/and4b/sky130_fd_sc_ms__and4b.pp.symbol.v | 1,324 | module MODULE1 (
input VAR1 ,
input VAR8 ,
input VAR9 ,
input VAR2 ,
output VAR4 ,
input VAR3 ,
input VAR5,
input VAR7,
input VAR6
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/and3b/sky130_fd_sc_hs__and3b.blackbox.v | 1,259 | module MODULE1 (
VAR5 ,
VAR4,
VAR1 ,
VAR2
);
output VAR5 ;
input VAR4;
input VAR1 ;
input VAR2 ;
supply1 VAR3;
supply0 VAR6;
endmodule | apache-2.0 |
zhangly/azpr_cpu | rtl/cpu/rtl/alu.v | 2,590 | module MODULE1 (
input wire [VAR4] VAR2, input wire [VAR4] VAR9, input wire [VAR8] VAR10, output reg [VAR4] out, output reg VAR3 );
wire signed [VAR4] VAR5 = (VAR2); wire signed [VAR4] VAR1 = (VAR9); wire signed [VAR4] VAR11 = (out);
always @ begin
case (VAR10)
((VAR5 < 0) && (VAR1 < 0) && (VAR11 > 0))) begin
VAR3 = VAR7;
end else begin
VAR3 = VAR6;
end
end
((VAR5 > 0) && (VAR1 < 0) && (VAR11 < 0))) begin
VAR3 = VAR7;
end else begin
VAR3 = VAR6;
end
end
default : begin VAR3 = VAR6;
end
endcase
end
endmodule | mit |
Cosmos-OpenSSD/Cosmos-plus-OpenSSD | project/Predefined/2Ch8Way-1.0.3/OpenSSD2_2Ch8Way-1.0.3/OpenSSD2.srcs/sources_1/ipshared/ENCLab/Tiger4NSC_v1_2_5/ab882192/src/SCFIFO_80x64_withCount.v | 2,690 | module MODULE1
(
input VAR10 ,
input VAR6 ,
input [79:0] VAR8 ,
input VAR3 ,
output VAR15 ,
output [79:0] VAR7 ,
input VAR16 ,
output VAR17 ,
output [5:0] VAR1
);
VAR2
VAR9
(
.clk (VAR10 ),
.VAR4 (VAR6 ),
.din (VAR8 ),
.VAR14 (VAR3 ),
.VAR13 (VAR15 ),
.dout (VAR7 ),
.VAR12 (VAR16 ),
.VAR5 (VAR17 ),
.VAR11 (VAR1 )
);
endmodule | gpl-3.0 |
EPiCS/soundgates | hardware/design/reference/cf_lib/edk/pcores/axi_ad9361_v1_00_a/hdl/verilog/axi_ad9361_rx_pnmon.v | 6,599 | module MODULE1 (
VAR15,
VAR1,
VAR6,
VAR11,
VAR23,
VAR12);
input VAR15;
input VAR1;
input [11:0] VAR6;
input [11:0] VAR11;
output VAR23;
output VAR12;
reg [15:0] VAR3 = 'd0;
reg [15:0] VAR20 = 'd0;
reg VAR18 = 'd0;
reg VAR17 = 'd0;
reg VAR13 = 'd0;
reg VAR26 = 'd0;
reg VAR12 = 'd0;
reg [ 6:0] VAR8 = 'd0;
reg VAR23 = 'd0;
wire [11:0] VAR24;
wire [11:0] VAR7;
wire [11:0] VAR25;
wire [15:0] VAR2;
wire VAR21;
wire [15:0] VAR19;
wire VAR4;
wire VAR5;
wire VAR16;
wire VAR14;
wire VAR22;
function [15:0] VAR10;
input [15:0] din;
reg [15:0] dout;
begin
dout = {din[14:0], ~((^din[15:4]) ^ (^din[2:1]))};
VAR10 = dout;
end
endfunction
function [11:0] VAR9;
input [11:0] din;
reg [11:0] dout;
begin
dout[11] = din[ 0];
dout[10] = din[ 1];
dout[ 9] = din[ 2];
dout[ 8] = din[ 3];
dout[ 7] = din[ 4];
dout[ 6] = din[ 5];
dout[ 5] = din[ 6];
dout[ 4] = din[ 7];
dout[ 3] = din[ 8];
dout[ 2] = din[ 9];
dout[ 1] = din[10];
dout[ 0] = din[11];
VAR9 = dout;
end
endfunction
assign VAR24 = ~VAR6;
assign VAR7 = ~VAR11;
assign VAR25 = VAR9(VAR7);
assign VAR2 = {VAR24, VAR25[3:0]};
assign VAR21 = (VAR24[7:0] == VAR25[11:4]) ? 1'b1 : 1'b0;
assign VAR19 = (VAR23 == 1'b1) ? VAR2 : VAR20;
assign VAR4 = (VAR2 == VAR20) ? 1'b1 : 1'b0;
assign VAR5 = (VAR2 == VAR3) ? 1'b0 : 1'b1;
assign VAR16 = VAR17 & VAR13 & VAR26;
assign VAR14 = ~(VAR23 ^ VAR16);
assign VAR22 = ~(VAR23 | VAR16);
always @(posedge VAR15) begin
if (VAR1 == 1'b1) begin
VAR3 <= VAR2;
VAR20 <= VAR10(VAR19);
end
VAR18 <= VAR1;
VAR17 <= VAR21;
VAR13 <= VAR4;
VAR26 <= VAR5;
if (VAR18 == 1'b1) begin
VAR12 <= VAR22;
if (VAR14 == 1'b1) begin
if (VAR8 >= 16) begin
VAR8 <= 'd0;
VAR23 <= ~VAR23;
end else begin
VAR8 <= VAR8 + 1'b1;
VAR23 <= VAR23;
end
end else begin
VAR8 <= 'd0;
VAR23 <= VAR23;
end
end
end
endmodule | mit |
victor1994y/BipedRobot_byFPGA | Project_BipedRobot.srcs/sources_1/new/pwm/pwm_ctrl.v | 10,903 | module MODULE1(clk,VAR96,VAR20,VAR23,VAR25,VAR88,VAR58,VAR36,VAR45,VAR59,VAR66,VAR1,VAR3);
input clk,VAR96;
output wire VAR58,VAR36,VAR45,VAR59,VAR66,VAR1;
input [3:0] VAR23;
input [23:0] VAR20;
wire VAR51; wire VAR80; input VAR25; input VAR88;
reg VAR69;
reg VAR16;
wire VAR81,VAR38,VAR21;
output wire VAR3;
assign VAR3 = VAR21;
reg [7:0] VAR89,VAR33,VAR12,VAR82,VAR85,VAR27;reg [7:0] VAR83,VAR22,VAR62,VAR60,VAR47,VAR6;reg [7:0] VAR14;
reg [3:0] VAR9;
reg [1:0] VAR30;
reg VAR64,VAR63;
wire [63:0] VAR48;
reg [7:0] VAR29,VAR71,VAR92,VAR11,VAR67,VAR41;
reg [8:0] VAR5;
parameter VAR24=8'd5;
reg [8:0] VAR77;
parameter VAR72 = 9'd0,
VAR54 = 9'd1,
VAR8 = 9'd9,
VAR91 = 9'd17,
VAR73 = 9'd20,
VAR56 = 9'd24;
VAR84 VAR50(
.clk(clk),
.VAR96(VAR96),
.VAR49(VAR81)
);
VAR78 VAR28(
.clk(clk),
.VAR96(VAR96),
.VAR31(VAR38),
.VAR52(VAR21)
);
VAR76 VAR90(.clk(VAR81),.rst(VAR21),.VAR42(VAR89),.VAR46(VAR29),.VAR40(VAR58));
VAR76 VAR93(.clk(VAR81),.rst(VAR21),.VAR42(VAR33),.VAR46(VAR71),.VAR40(VAR36));
VAR76 VAR70(.clk(VAR81),.rst(VAR21),.VAR42(VAR12),.VAR46(VAR92),.VAR40(VAR45));
VAR76 VAR86(.clk(VAR81),.rst(VAR21),.VAR42(VAR82),.VAR46(VAR11),.VAR40(VAR59));
VAR76 VAR87(.clk(VAR81),.rst(VAR21),.VAR42(VAR85),.VAR46(VAR67),.VAR40(VAR66));
VAR76 VAR57(.clk(VAR81),.rst(VAR21),.VAR42(VAR27),.VAR46(VAR41),.VAR40(VAR1));
reg VAR44;
VAR55 VAR15(
.VAR19(clk),
.VAR65(1'd0),
.VAR43(1'd0),
.VAR68(12'd0),.VAR13(8'd0),.VAR26(clk),
.VAR37(VAR44),
.VAR18(VAR5),.VAR34(VAR48));
reg [7:0] counter;
reg [7:0] state;
parameter VAR94=8'd0,VAR61=8'd1,VAR53=8'd2,VAR79=8'd3,VAR95=8'd4,VAR35=8'd5,VAR10=8'd6,VAR4=8'hfe,VAR39=8'hff;
reg [7:0] VAR7;
always @ ( posedge clk or negedge VAR96 )
if(!VAR96) begin
{VAR29,VAR71,VAR92,VAR11,VAR67,VAR41} <= {6{8'd150}};
end
else begin
if(!VAR25) begin
end
end
reg [3:0] VAR17;
parameter VAR75 = 4'b0001, VAR32 = 4'b0000, VAR2 = 4'b0010, VAR74 = 4'b1000 ;
always @ ( posedge clk or negedge VAR96)
if(!VAR96) begin
VAR17 <= VAR74;
end
else begin
case(VAR17)
VAR74: begin
end
VAR32: begin
end
endcase
end
assign VAR51 = (VAR20[19:12] > 8'b00110000)?1'b1:1'b0;
assign VAR80 = (VAR20[19:12] < 8'b00001100)?1'b1:1'b0;
always @ ( posedge clk or negedge VAR96 )
if (!VAR96) begin
VAR69 <= 0;
VAR77 <= VAR72;
end
else begin
case(VAR23)
4'b0001: begin
VAR69 <= 0;
VAR77 <= VAR54;
end
4'b0010: begin
VAR69 <= 0;
VAR77 <= VAR8;
end
4'b0100: begin VAR69 <= 0;
if(VAR51) VAR77 <= VAR54;
end
else if(VAR80) VAR77 <= VAR8;
end
else VAR77 <= VAR72;
end
4'b1000: begin
VAR69 <= 1;
VAR77 <= VAR56;
end
default:VAR77 <= VAR72;
endcase
end
always @ ( VAR80 or VAR51)
if(VAR80 == 1) VAR16 <= 1;
else if( VAR51 == 1) VAR16 <= 0;
else VAR16 <= 0;
always @ ( posedge VAR21 )begin
if (VAR83 > 250 || VAR83 < 50) VAR89 <= VAR89;
end
else if (VAR89 <= (VAR83+VAR24) && VAR89 >= (VAR83-VAR24)) VAR89 <= VAR83;
else if (VAR89 > VAR83) VAR89 <= VAR89 - VAR24;
else if (VAR89 < VAR83) VAR89 <= VAR89 + VAR24;
if (VAR22 > 250 || VAR22 < 50) VAR33 <= VAR33;
else if (VAR33 <= (VAR22+VAR24) && VAR33 >= (VAR22-VAR24)) VAR33 <= VAR22;
else if (VAR33 > VAR22) VAR33 <= VAR33 - VAR24;
else if (VAR33 < VAR22) VAR33 <= VAR33 + VAR24;
if (VAR62 > 250 || VAR62 < 50) VAR12 <= VAR12;
else if (VAR12 <= (VAR62+VAR24) && VAR12 >= (VAR62-VAR24)) VAR12 <= VAR62;
else if (VAR12 > VAR62) VAR12 <= VAR12 - VAR24;
else if (VAR12 < VAR62) VAR12 <= VAR12 + VAR24;
if (VAR60 > 250 || VAR60 < 50) VAR82 <= VAR82;
else if (VAR82 <= (VAR60+VAR24) && VAR82 >= (VAR60-VAR24)) VAR82 <= VAR60;
else if (VAR82 > VAR60) VAR82 <= VAR82 - VAR24;
else if (VAR82 < VAR60) VAR82 <= VAR82 + VAR24;
if (VAR47 > 250 || VAR47 < 50) VAR85 <= VAR85;
else if (VAR85 <= (VAR47+VAR24) && VAR85 >= (VAR47-VAR24)) VAR85 <= VAR47;
else if (VAR85 > VAR47) VAR85 <= VAR85 - VAR24;
else if (VAR85 < VAR47) VAR85 <= VAR85 + VAR24;
if (VAR6 > 250 || VAR6 < 50) VAR27 <= VAR27;
else if (VAR27 <= (VAR6+VAR24) && VAR27 >= (VAR6-VAR24)) VAR27 <= VAR6;
else if (VAR27 > VAR6) VAR27 <= VAR27 - VAR24;
else if (VAR27 < VAR6) VAR27 <= VAR27 + VAR24;
end
always @ ( posedge clk or negedge VAR96 )if(!VAR96) begin
state <= VAR39;
VAR69 <= 0;
VAR44 <= 0;
end
else begin
case(state)
VAR94: begin
if ( VAR21 ) begin
VAR44 <= 1;
VAR5 <= VAR77;
state <= VAR35;
end
else state <= VAR94;
end
VAR35: begin
state <= VAR61;
end
VAR61: begin
{VAR6,VAR47,VAR60,VAR62,VAR22,VAR83,VAR9,VAR30,VAR64,VAR63,VAR14} <= VAR48;
VAR44 <= 0;
state <= VAR53;
end
VAR53: begin
if ( VAR21 ) begin
if ( VAR14 > 0 ) begin VAR14 <= VAR14 - 1;
state <= VAR53;
end
else begin VAR44 <= 1;
state <= VAR79;
end
end
else state <= VAR53;
end
VAR79: begin
if(!VAR25) state <= VAR39;
end
else begin
if (VAR63) begin
if(VAR69 == 0) begin
VAR5 <= VAR77;
state <= VAR10;
end
else begin
VAR5 <= VAR77;
state <= VAR95;
end
end
else begin
VAR5 <= VAR5 + 1;
state <= VAR10;
end
end
end
VAR10: begin
state <= VAR61;
end
VAR95: begin
if (VAR16) state <= VAR61;
end
else state <= VAR95;
end
VAR4: begin
{VAR83,VAR22,VAR62,VAR60,VAR47,VAR6} = {6{8'd150}};
if (VAR25) state <= VAR94;
end
else state <= VAR4;
end
VAR39: begin
{VAR83,VAR22,VAR62,VAR60,VAR47,VAR6} = {VAR89,VAR33,VAR12,VAR82,VAR85,VAR27};
if (VAR25) state <= VAR94;
end
else if(VAR88) state <= VAR4;
else state <= VAR39;
end
default: begin
state <= VAR39;
end
endcase
end
endmodule | gpl-3.0 |
VitorCBSB/hw-verilog | C++/Verilog/circ_gen/genetico.v | 1,416 | module MODULE1(VAR7, VAR3, in, out);
input [10:0] VAR7[8:0];
input [3:0] VAR3[1:0];
input [2:0] in;
output [1:0] out;
wire [8:0] VAR2;
wire [11:0] VAR15;
assign VAR15 = {VAR2, in};
assign out = {VAR15[VAR3[1]], VAR15[VAR3[0]]};
VAR13 VAR14(
.VAR16(VAR7[0][10:8]),
.VAR10(VAR7[0][7:0]),
.VAR15(VAR15),
.out(VAR2[0])
);
VAR13 VAR9(
.VAR16(VAR7[1][10:8]),
.VAR10(VAR7[1][7:0]),
.VAR15(VAR15),
.out(VAR2[1])
);
VAR13 VAR1(
.VAR16(VAR7[2][10:8]),
.VAR10(VAR7[2][7:0]),
.VAR15(VAR15),
.out(VAR2[2])
);
VAR13 VAR8(
.VAR16(VAR7[3][10:8]),
.VAR10(VAR7[3][7:0]),
.VAR15(VAR15),
.out(VAR2[3])
);
VAR13 VAR6(
.VAR16(VAR7[4][10:8]),
.VAR10(VAR7[4][7:0]),
.VAR15(VAR15),
.out(VAR2[4])
);
VAR13 VAR4(
.VAR16(VAR7[5][10:8]),
.VAR10(VAR7[5][7:0]),
.VAR15(VAR15),
.out(VAR2[5])
);
VAR13 VAR5(
.VAR16(VAR7[6][10:8]),
.VAR10(VAR7[6][7:0]),
.VAR15(VAR15),
.out(VAR2[6])
);
VAR13 VAR12(
.VAR16(VAR7[7][10:8]),
.VAR10(VAR7[7][7:0]),
.VAR15(VAR15),
.out(VAR2[7])
);
VAR13 VAR11(
.VAR16(VAR7[8][10:8]),
.VAR10(VAR7[8][7:0]),
.VAR15(VAR15),
.out(VAR2[8])
);
endmodule | mit |
trivoldus28/pulsarch-verilog | design/sys/iop/pads/pad_jbus_common/rtl/bw_io_dtl_edgelogic.v | 4,682 | module MODULE1 (
VAR28, VAR22, VAR21, VAR40, VAR25, VAR12, VAR43,
VAR18, VAR7, VAR41, VAR31,
VAR29, VAR54, VAR19, VAR39, VAR53, clk, VAR26, VAR63, VAR11, VAR60,
VAR3, VAR44
);
input VAR29;
input VAR54;
input VAR19;
input VAR39;
input VAR53;
input clk;
input VAR26;
input VAR63;
input VAR11;
input VAR60;
input VAR3;
input VAR44;
output VAR28;
output VAR22;
output VAR21;
output VAR40;
output VAR25;
output VAR12;
output VAR43;
output VAR18;
output VAR7;
output VAR41;
output VAR31;
reg VAR12;
reg VAR8;
reg VAR47;
reg VAR49;
reg VAR21;
reg VAR48;
reg VAR22;
reg VAR17;
reg VAR28;
wire VAR32 = VAR26 && ~VAR3;
wire VAR15 = ~VAR3 && ~VAR26 && ~VAR39;
wire VAR43 = VAR3;
wire VAR56 = ~VAR3 && VAR39;
wire VAR4 = ~VAR26 && VAR56;
wire VAR40 = VAR53 || VAR26 || ~VAR56;
wire VAR25 = ~(VAR53 || VAR26 || ~VAR56);
wire VAR13 = VAR29 || ~VAR54;
wire VAR16 = ~VAR11 || ~VAR54 || VAR29;
wire VAR50 = VAR54 ? VAR29 : ~VAR63;
wire VAR31 = ~VAR60;
wire VAR18 = VAR28;
wire VAR7 = VAR22;
wire VAR41 = VAR21;
always @ (VAR4 or VAR15 or VAR43 or VAR32 or VAR47 or VAR8 or VAR44) begin
casex ({VAR4, VAR47, VAR15, 1'b0, VAR43, VAR8, VAR32, VAR44})
8'VAR52: VAR12 = 1'b1;
8'VAR10: VAR12 = 1'b0;
8'VAR42: VAR12 = 1'b1;
8'VAR38: VAR12 = 1'b0;
8'VAR14: VAR12 = 1'b1;
8'VAR6: VAR12 = 1'b0;
8'VAR62: VAR12 = 1'b1;
8'VAR33: VAR12 = 1'b0;
8'VAR45: VAR12 = 1'b1;
8'VAR23: VAR12 = 1'b0;
8'VAR24: VAR12 = 1'b1;
8'VAR59: VAR12 = 1'b0;
8'VAR20: VAR12 = 1'b1;
8'VAR1: VAR12 = 1'b0;
8'VAR2: VAR12 = 1'b1;
8'VAR5: VAR12 = 1'b0;
8'VAR61: VAR12 = 1'b1;
8'VAR58: VAR12 = 1'b0;
8'VAR51: VAR12 = 1'b1;
8'VAR36: VAR12 = 1'b0;
8'VAR30: VAR12 = 1'b1;
8'VAR9: VAR12 = 1'b0;
8'VAR37: VAR12 = 1'b1;
8'VAR35: VAR12 = 1'b0;
8'VAR55: VAR12 = 1'b1;
8'VAR46: VAR12 = 1'b0;
8'VAR34: VAR12 = 1'b1;
8'VAR27: VAR12 = 1'b0;
8'b10101010: VAR12 = 1'b1;
8'b11111111: VAR12 = 1'b0;
default: VAR12 = 1'VAR57;
endcase
end
always @(posedge clk) begin
if (VAR43) begin
VAR8 <= VAR49;
VAR47 <= VAR49;
end
else
begin
VAR8 <= 1'b1;
VAR47 <= VAR29;
end
if (VAR43) begin
VAR49 <= VAR48;
VAR21 <= VAR48;
end
else
begin
VAR49 <= 1'b1;
VAR21 <= VAR16;
end
if (VAR43) begin
VAR48 <= VAR17;
VAR22 <= VAR17;
end
else
begin
VAR48 <= 1'b1;
VAR22 <= VAR13;
end
if (VAR43) begin
VAR17 <= VAR19; VAR28 <= VAR19; end
else
begin
VAR17 <= 1'b1; VAR28 <= VAR50; end
end
endmodule | gpl-2.0 |
litex-hub/pythondata-cpu-blackparrot | pythondata_cpu_blackparrot/system_verilog/black-parrot/external/basejump_stl/bsg_dmc/bsg_dmc_clk_rst_gen.v | 2,864 | module MODULE1
import VAR14::VAR44;
,parameter VAR31(VAR6 ))
(input VAR44 VAR38
,input VAR44 [VAR6-1:0] VAR37
,input VAR44 [VAR6-1:0] VAR4
,input VAR44 VAR34
,output VAR17
,input [VAR6-1:0] VAR13
,output [VAR6-1:0] VAR28
,input VAR8
,output VAR30);
localparam VAR16 = 0;
genvar VAR11;
VAR43 #(.VAR9(1)) VAR39
(.VAR18 ( VAR38 )
,.VAR20 ( VAR17 ));
for(VAR11=0;VAR11<VAR6;VAR11++) begin: VAR1
VAR24 #(.VAR26(VAR26)) VAR42
(.VAR18 ( VAR37[VAR11] )
,.VAR10 ( VAR4[VAR11] )
,.VAR25 ( VAR17 )
,.VAR13 ( VAR13[VAR11] )
,.VAR28 ( VAR28[VAR11] ));
end
VAR2 VAR41;
wire VAR7;
VAR23 #
(.VAR9 ( VAR36(VAR2) )
,.VAR21 ( 0 )
,.VAR12 ( 1 ))
VAR33
(.VAR18 ( VAR34 )
,.VAR27 ( VAR8 )
,.VAR35 ( 1'b0 ) ,.VAR19 ( VAR7 ) ,.VAR22 ( VAR41 ));
if (VAR16 > 1)
VAR5 @(negedge VAR8) begin
if (VAR7)
end
VAR29 #
(.VAR9 ( 2 )
,.VAR12 ( 1 ))
VAR40
(.VAR13 ( VAR8 )
,.VAR3 ( VAR41.reset )
,.VAR32 ( 2'd0 )
,.VAR15 ( VAR30 ));
endmodule | bsd-3-clause |
GSejas/Karatsuba_FPU | FPGA_FLOW/Karat/source/rtl/Ninth_Phase_M.v | 1,799 | module MODULE1
(
input wire clk, input wire rst, input wire VAR12, input wire VAR4,
input wire [VAR3-1:0] VAR2, input wire [VAR3-1:0] VAR11,
output wire [VAR3:0] VAR25, output wire VAR23 );
wire [VAR3:0] VAR8;
wire [VAR3:0] VAR26;
wire VAR15;
VAR10 #(.VAR18(VAR3)) VAR6 (
.VAR7(1'b0),
.VAR14(VAR2),
.VAR5(VAR11),
.VAR9(VAR26)
);
VAR1 #(.VAR18(VAR3+1)) VAR21 ( .clk(clk),
.rst(rst),
.VAR13(VAR12),
.VAR20(VAR26),
.VAR24(VAR25)
);
VAR17 #(.VAR18(VAR3+1)) VAR19 (
.VAR14(VAR25),
.VAR5(VAR8),
.VAR22(VAR15)
);
VAR1 #(.VAR18(1)) VAR16 ( .clk(clk),
.rst(rst),
.VAR13(VAR4),
.VAR20(VAR15),
.VAR24(VAR23)
);
generate
if (VAR3 == 8)
assign VAR8 = 9'd127;
else
assign VAR8 = 12'd1023;
endgenerate
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/dfsbp/sky130_fd_sc_lp__dfsbp_lp.v | 2,385 | module MODULE2 (
VAR7 ,
VAR9 ,
VAR11 ,
VAR4 ,
VAR5,
VAR3 ,
VAR2 ,
VAR10 ,
VAR1
);
output VAR7 ;
output VAR9 ;
input VAR11 ;
input VAR4 ;
input VAR5;
input VAR3 ;
input VAR2 ;
input VAR10 ;
input VAR1 ;
VAR8 VAR6 (
.VAR7(VAR7),
.VAR9(VAR9),
.VAR11(VAR11),
.VAR4(VAR4),
.VAR5(VAR5),
.VAR3(VAR3),
.VAR2(VAR2),
.VAR10(VAR10),
.VAR1(VAR1)
);
endmodule
module MODULE2 (
VAR7 ,
VAR9 ,
VAR11 ,
VAR4 ,
VAR5
);
output VAR7 ;
output VAR9 ;
input VAR11 ;
input VAR4 ;
input VAR5;
supply1 VAR3;
supply0 VAR2;
supply1 VAR10 ;
supply0 VAR1 ;
VAR8 VAR6 (
.VAR7(VAR7),
.VAR9(VAR9),
.VAR11(VAR11),
.VAR4(VAR4),
.VAR5(VAR5)
);
endmodule | apache-2.0 |
v3best/R7Lite | R7Lite_PCIE/fpga_code/r7lite_DMA/ipcore_dir/pcieCore/source/pcieCore_pcie_bram_top_7x.v | 8,586 | module MODULE1
parameter VAR8 = "VAR28", parameter VAR30 = 0, parameter [3:0] VAR13 = 4'h1, parameter [5:0] VAR24 = 6'h08,
parameter VAR19 = 31, parameter VAR3 = 24, parameter VAR5 = 1, parameter VAR21 = 2, parameter VAR22 = 1,
parameter VAR35 = 'h1FFF, parameter VAR4 = 1, parameter VAR11 = 2, parameter VAR9 = 1 )
(
input VAR10, input VAR29,
input VAR33, input [12:0] VAR12, input [71:0] VAR32, input VAR31, input VAR16, input [12:0] VAR34, output [71:0] VAR7,
input VAR18, input [12:0] VAR2, input [71:0] VAR17, input VAR15, input VAR20, input [12:0] VAR14, output [71:0] VAR1 );
localparam VAR23 = ((VAR30 == 0) ? 128 :
(VAR30 == 1) ? 256 :
(VAR30 == 2) ? 512 :
1024 );
localparam VAR26 = (VAR19 + 1) * (VAR23 + VAR3);
localparam VAR27 = 1;
localparam VAR36 = ((VAR26 <= 4096) ? 1 :
(VAR26 <= 8192) ? 2 :
(VAR26 <= 16384) ? 4 :
(VAR26 <= 32768) ? 8 :
18
);
localparam VAR6 = 1;
localparam VAR25 = ((VAR35 < 'h0200) ? 1 :
(VAR35 < 'h0400) ? 2 :
(VAR35 < 'h0800) ? 4 :
(VAR35 < 'h1000) ? 8 :
18
); | gpl-2.0 |
EliasVansteenkiste/ConnectionRouter | vtr_flow/benchmarks/arithmetic/generated_circuits/FIR_filters/verilog/fir_pipe_43.v | 30,704 | module MODULE3 (
clk,
reset,
VAR82,
VAR21,
VAR37,
VAR62,
VAR107
);
parameter VAR155 = 18;
parameter VAR172 = 43;
parameter VAR170 = 22;
localparam VAR227 = 50;
input clk;
input reset;
input VAR82;
input VAR21;
input [VAR155-1:0] VAR37; output VAR62;
output [VAR155-1:0] VAR107;
localparam VAR141 = 18; localparam VAR8 = 36; localparam VAR124 = 17;
localparam VAR69 = 43;
reg [VAR155-1:0] VAR196;
reg [VAR155-1:0] VAR43;
reg [VAR155-1:0] VAR232;
reg [VAR155-1:0] VAR149;
reg [VAR155-1:0] VAR97;
reg [VAR155-1:0] VAR70;
reg [VAR155-1:0] VAR109;
reg [VAR155-1:0] VAR167;
reg [VAR155-1:0] VAR210;
reg [VAR155-1:0] VAR201;
reg [VAR155-1:0] VAR75;
reg [VAR155-1:0] VAR242;
reg [VAR155-1:0] VAR262;
reg [VAR155-1:0] VAR132;
reg [VAR155-1:0] VAR168;
reg [VAR155-1:0] VAR156;
reg [VAR155-1:0] VAR52;
reg [VAR155-1:0] VAR105;
reg [VAR155-1:0] VAR7;
reg [VAR155-1:0] VAR79;
reg [VAR155-1:0] VAR244;
reg [VAR155-1:0] VAR103;
always@(posedge clk) begin
VAR196 <= 18'd88;
VAR43 <= 18'd0;
VAR232 <= -18'd97;
VAR149 <= -18'd197;
VAR97 <= -18'd294;
VAR70 <= -18'd380;
VAR109 <= -18'd447;
VAR167 <= -18'd490;
VAR210 <= -18'd504;
VAR201 <= -18'd481;
VAR75 <= -18'd420;
VAR242 <= -18'd319;
VAR262 <= -18'd178;
VAR132 <= 18'd0;
VAR168 <= 18'd212;
VAR156 <= 18'd451;
VAR52 <= 18'd710;
VAR105 <= 18'd980;
VAR7 <= 18'd1252;
VAR79 <= 18'd1514;
VAR244 <= 18'd1756;
VAR103 <= 18'd1971;
end
reg [VAR227-1:0] VAR181;
always@(posedge clk or posedge reset) begin
if(reset) begin
VAR181 <= 0;
end else begin
if(VAR82) begin
VAR181 <= {VAR181[VAR227-2:0], VAR21};
end else begin
VAR181 <= VAR181;
end
end
end
wire [VAR155-1:0] VAR106;
wire [VAR155-1:0] VAR93;
wire [VAR155-1:0] VAR235;
wire [VAR155-1:0] VAR32;
wire [VAR155-1:0] VAR254;
wire [VAR155-1:0] VAR73;
wire [VAR155-1:0] VAR63;
wire [VAR155-1:0] VAR26;
wire [VAR155-1:0] VAR164;
wire [VAR155-1:0] VAR6;
wire [VAR155-1:0] VAR237;
wire [VAR155-1:0] VAR139;
wire [VAR155-1:0] VAR152;
wire [VAR155-1:0] VAR18;
wire [VAR155-1:0] VAR57;
wire [VAR155-1:0] VAR27;
wire [VAR155-1:0] VAR84;
wire [VAR155-1:0] VAR199;
wire [VAR155-1:0] VAR19;
wire [VAR155-1:0] VAR194;
wire [VAR155-1:0] VAR166;
wire [VAR155-1:0] VAR162;
wire [VAR155-1:0] VAR60;
wire [VAR155-1:0] VAR113;
wire [VAR155-1:0] VAR51;
wire [VAR155-1:0] VAR48;
wire [VAR155-1:0] VAR188;
wire [VAR155-1:0] VAR85;
wire [VAR155-1:0] VAR258;
wire [VAR155-1:0] VAR187;
wire [VAR155-1:0] VAR207;
wire [VAR155-1:0] VAR145;
wire [VAR155-1:0] VAR205;
wire [VAR155-1:0] VAR224;
wire [VAR155-1:0] VAR216;
wire [VAR155-1:0] VAR219;
wire [VAR155-1:0] VAR50;
wire [VAR155-1:0] VAR147;
wire [VAR155-1:0] VAR202;
wire [VAR155-1:0] VAR45;
wire [VAR155-1:0] VAR101;
wire [VAR155-1:0] VAR30;
wire [VAR155-1:0] VAR174;
MODULE5 MODULE30(
.clk(clk), .VAR82(VAR82),
.VAR148(VAR37),
.VAR24(VAR106),
.VAR108(VAR93),
.VAR72(VAR235),
.VAR176(VAR32),
.VAR204(VAR254),
.VAR44(VAR73),
.VAR142(VAR63),
.VAR230(VAR26),
.VAR163(VAR164),
.VAR259(VAR6),
.VAR33(VAR237),
.VAR243(VAR139),
.VAR208(VAR152),
.VAR209(VAR18),
.VAR233(VAR57),
.VAR64(VAR27),
.VAR190(VAR84),
.VAR122(VAR199),
.VAR158(VAR19),
.VAR125(VAR194),
.VAR115(VAR166),
.VAR220(VAR162),
.VAR223(VAR60),
.VAR257(VAR113),
.VAR228(VAR51),
.VAR127(VAR48),
.VAR154(VAR188),
.VAR54(VAR85),
.VAR247(VAR258),
.VAR49(VAR187),
.VAR183(VAR207),
.VAR13(VAR145),
.VAR29(VAR205),
.VAR249(VAR224),
.VAR56(VAR216),
.VAR39(VAR219),
.VAR117(VAR50),
.VAR234(VAR147),
.VAR123(VAR202),
.VAR255(VAR45),
.VAR68(VAR101),
.VAR98(VAR30),
.VAR133(VAR174),
.reset(reset) );
wire [VAR155-1:0] VAR217;
wire [VAR155-1:0] VAR114;
wire [VAR155-1:0] VAR83;
wire [VAR155-1:0] VAR256;
wire [VAR155-1:0] VAR211;
wire [VAR155-1:0] VAR104;
wire [VAR155-1:0] VAR130;
wire [VAR155-1:0] VAR9;
wire [VAR155-1:0] VAR10;
wire [VAR155-1:0] VAR28;
wire [VAR155-1:0] VAR250;
wire [VAR155-1:0] VAR67;
wire [VAR155-1:0] VAR102;
wire [VAR155-1:0] VAR5;
wire [VAR155-1:0] VAR192;
wire [VAR155-1:0] VAR86;
wire [VAR155-1:0] VAR138;
wire [VAR155-1:0] VAR143;
wire [VAR155-1:0] VAR65;
wire [VAR155-1:0] VAR252;
wire [VAR155-1:0] VAR46;
wire [VAR155-1:0] VAR206;
MODULE2 VAR261(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR106),
.VAR198 (VAR174),
.VAR25(VAR217)
);
MODULE2 VAR71(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR93),
.VAR198 (VAR30),
.VAR25(VAR114)
);
MODULE2 VAR23(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR235),
.VAR198 (VAR101),
.VAR25(VAR83)
);
MODULE2 VAR136(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR32),
.VAR198 (VAR45),
.VAR25(VAR256)
);
MODULE2 VAR110(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR254),
.VAR198 (VAR202),
.VAR25(VAR211)
);
MODULE2 VAR153(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR73),
.VAR198 (VAR147),
.VAR25(VAR104)
);
MODULE2 VAR95(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR63),
.VAR198 (VAR50),
.VAR25(VAR130)
);
MODULE2 VAR3(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR26),
.VAR198 (VAR219),
.VAR25(VAR9)
);
MODULE2 VAR260(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR164),
.VAR198 (VAR216),
.VAR25(VAR10)
);
MODULE2 VAR191(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR6),
.VAR198 (VAR224),
.VAR25(VAR28)
);
MODULE2 VAR146(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR237),
.VAR198 (VAR205),
.VAR25(VAR250)
);
MODULE2 VAR151(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR139),
.VAR198 (VAR145),
.VAR25(VAR67)
);
MODULE2 VAR239(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR152),
.VAR198 (VAR207),
.VAR25(VAR102)
);
MODULE2 VAR59(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR18),
.VAR198 (VAR187),
.VAR25(VAR5)
);
MODULE2 VAR222(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR57),
.VAR198 (VAR258),
.VAR25(VAR192)
);
MODULE2 VAR38(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR27),
.VAR198 (VAR85),
.VAR25(VAR86)
);
MODULE2 VAR221(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR84),
.VAR198 (VAR188),
.VAR25(VAR138)
);
MODULE2 VAR241(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR199),
.VAR198 (VAR48),
.VAR25(VAR143)
);
MODULE2 VAR12(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR19),
.VAR198 (VAR51),
.VAR25(VAR65)
);
MODULE2 VAR11(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR194),
.VAR198 (VAR113),
.VAR25(VAR252)
);
MODULE2 VAR78(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR166),
.VAR198 (VAR60),
.VAR25(VAR46)
);
MODULE4 VAR76(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR162),
.VAR25(VAR206)
);
wire [VAR155-1:0] VAR118;
wire [VAR155-1:0] VAR212;
wire [VAR155-1:0] VAR36;
wire [VAR155-1:0] VAR245;
wire [VAR155-1:0] VAR61;
wire [VAR155-1:0] VAR40;
wire [VAR155-1:0] VAR91;
wire [VAR155-1:0] VAR120;
wire [VAR155-1:0] VAR175;
wire [VAR155-1:0] VAR173;
wire [VAR155-1:0] VAR14;
wire [VAR155-1:0] VAR126;
wire [VAR155-1:0] VAR137;
wire [VAR155-1:0] VAR135;
wire [VAR155-1:0] VAR116;
wire [VAR155-1:0] VAR80;
wire [VAR155-1:0] VAR229;
wire [VAR155-1:0] VAR179;
wire [VAR155-1:0] VAR159;
wire [VAR155-1:0] VAR92;
wire [VAR155-1:0] VAR213;
wire [VAR155-1:0] VAR20;
MODULE1 VAR240(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR217),
.VAR198 (VAR196),
.VAR25(VAR118)
);
MODULE1 VAR150(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR114),
.VAR198 (VAR43),
.VAR25(VAR212)
);
MODULE1 VAR119(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR83),
.VAR198 (VAR232),
.VAR25(VAR36)
);
MODULE1 VAR47(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR256),
.VAR198 (VAR149),
.VAR25(VAR245)
);
MODULE1 VAR177(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR211),
.VAR198 (VAR97),
.VAR25(VAR61)
);
MODULE1 VAR88(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR104),
.VAR198 (VAR70),
.VAR25(VAR40)
);
MODULE1 VAR182(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR130),
.VAR198 (VAR109),
.VAR25(VAR91)
);
MODULE1 VAR87(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR9),
.VAR198 (VAR167),
.VAR25(VAR120)
);
MODULE1 VAR58(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR10),
.VAR198 (VAR210),
.VAR25(VAR175)
);
MODULE1 VAR42(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR28),
.VAR198 (VAR201),
.VAR25(VAR173)
);
MODULE1 VAR178(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR250),
.VAR198 (VAR75),
.VAR25(VAR14)
);
MODULE1 VAR195(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR67),
.VAR198 (VAR242),
.VAR25(VAR126)
);
MODULE1 VAR94(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR102),
.VAR198 (VAR262),
.VAR25(VAR137)
);
MODULE1 VAR81(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR5),
.VAR198 (VAR132),
.VAR25(VAR135)
);
MODULE1 VAR171(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR192),
.VAR198 (VAR168),
.VAR25(VAR116)
);
MODULE1 VAR203(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR86),
.VAR198 (VAR156),
.VAR25(VAR80)
);
MODULE1 VAR251(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR138),
.VAR198 (VAR52),
.VAR25(VAR229)
);
MODULE1 VAR99(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR143),
.VAR198 (VAR105),
.VAR25(VAR179)
);
MODULE1 VAR215(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR65),
.VAR198 (VAR7),
.VAR25(VAR159)
);
MODULE1 VAR144(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR252),
.VAR198 (VAR79),
.VAR25(VAR92)
);
MODULE1 VAR160(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR46),
.VAR198 (VAR244),
.VAR25(VAR213)
);
MODULE1 VAR66(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR206),
.VAR198 (VAR103),
.VAR25(VAR20)
);
wire [VAR155-1:0] VAR226;
wire [VAR155-1:0] VAR77;
wire [VAR155-1:0] VAR89;
wire [VAR155-1:0] VAR2;
wire [VAR155-1:0] VAR157;
wire [VAR155-1:0] VAR185;
wire [VAR155-1:0] VAR1;
wire [VAR155-1:0] VAR112;
wire [VAR155-1:0] VAR253;
wire [VAR155-1:0] VAR16;
wire [VAR155-1:0] VAR161;
MODULE2 VAR225(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR118),
.VAR198 (VAR212),
.VAR25(VAR226)
);
MODULE2 VAR34(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR36),
.VAR198 (VAR245),
.VAR25(VAR77)
);
MODULE2 VAR15(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR61),
.VAR198 (VAR40),
.VAR25(VAR89)
);
MODULE2 VAR17(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR91),
.VAR198 (VAR120),
.VAR25(VAR2)
);
MODULE2 VAR90(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR175),
.VAR198 (VAR173),
.VAR25(VAR157)
);
MODULE2 VAR189(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR14),
.VAR198 (VAR126),
.VAR25(VAR185)
);
MODULE2 VAR246(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR137),
.VAR198 (VAR135),
.VAR25(VAR1)
);
MODULE2 VAR180(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR116),
.VAR198 (VAR80),
.VAR25(VAR112)
);
MODULE2 VAR41(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR229),
.VAR198 (VAR179),
.VAR25(VAR253)
);
MODULE2 VAR184(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR159),
.VAR198 (VAR92),
.VAR25(VAR16)
);
MODULE2 VAR53(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR213),
.VAR198 (VAR20),
.VAR25(VAR161)
);
wire [VAR155-1:0] VAR248;
wire [VAR155-1:0] VAR186;
wire [VAR155-1:0] VAR140;
wire [VAR155-1:0] VAR193;
wire [VAR155-1:0] VAR100;
wire [VAR155-1:0] VAR131;
MODULE2 VAR214(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR226),
.VAR198 (VAR77),
.VAR25(VAR248)
);
MODULE2 VAR96(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR89),
.VAR198 (VAR2),
.VAR25(VAR186)
);
MODULE2 VAR111(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR157),
.VAR198 (VAR185),
.VAR25(VAR140)
);
MODULE2 VAR31(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR1),
.VAR198 (VAR112),
.VAR25(VAR193)
);
MODULE2 VAR197(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR253),
.VAR198 (VAR16),
.VAR25(VAR100)
);
MODULE4 VAR22(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR161),
.VAR25(VAR131)
);
wire [VAR155-1:0] VAR128;
wire [VAR155-1:0] VAR238;
wire [VAR155-1:0] VAR165;
MODULE2 VAR121(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR248),
.VAR198 (VAR186),
.VAR25(VAR128)
);
MODULE2 VAR200(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR140),
.VAR198 (VAR193),
.VAR25(VAR238)
);
MODULE2 VAR4(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR100),
.VAR198 (VAR131),
.VAR25(VAR165)
);
wire [VAR155-1:0] VAR231;
wire [VAR155-1:0] VAR55;
MODULE2 VAR236(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR128),
.VAR198 (VAR238),
.VAR25(VAR231)
);
MODULE4 VAR169(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR165),
.VAR25(VAR55)
);
wire [VAR155-1:0] VAR134;
MODULE2 VAR35(
.clk(clk), .VAR82(VAR82),
.VAR129 (VAR231),
.VAR198 (VAR55),
.VAR25(VAR134)
);
assign VAR107 = VAR134;
assign VAR62 = VAR181[VAR227-1];
endmodule
module MODULE5 (
clk,
VAR82,
VAR148,
VAR24,
VAR108,
VAR72,
VAR176,
VAR204,
VAR44,
VAR142,
VAR230,
VAR163,
VAR259,
VAR33,
VAR243,
VAR208,
VAR209,
VAR233,
VAR64,
VAR190,
VAR122,
VAR158,
VAR125,
VAR115,
VAR220,
VAR223,
VAR257,
VAR228,
VAR127,
VAR154,
VAR54,
VAR247,
VAR49,
VAR183,
VAR13,
VAR29,
VAR249,
VAR56,
VAR39,
VAR117,
VAR234,
VAR123,
VAR255,
VAR68,
VAR98,
VAR133,
reset);
parameter VAR74 = 1;
input clk;
input VAR82;
input [VAR74-1:0] VAR148;
output [VAR74-1:0] VAR24;
output [VAR74-1:0] VAR108;
output [VAR74-1:0] VAR72;
output [VAR74-1:0] VAR176;
output [VAR74-1:0] VAR204;
output [VAR74-1:0] VAR44;
output [VAR74-1:0] VAR142;
output [VAR74-1:0] VAR230;
output [VAR74-1:0] VAR163;
output [VAR74-1:0] VAR259;
output [VAR74-1:0] VAR33;
output [VAR74-1:0] VAR243;
output [VAR74-1:0] VAR208;
output [VAR74-1:0] VAR209;
output [VAR74-1:0] VAR233;
output [VAR74-1:0] VAR64;
output [VAR74-1:0] VAR190;
output [VAR74-1:0] VAR122;
output [VAR74-1:0] VAR158;
output [VAR74-1:0] VAR125;
output [VAR74-1:0] VAR115;
output [VAR74-1:0] VAR220;
output [VAR74-1:0] VAR223;
output [VAR74-1:0] VAR257;
output [VAR74-1:0] VAR228;
output [VAR74-1:0] VAR127;
output [VAR74-1:0] VAR154;
output [VAR74-1:0] VAR54;
output [VAR74-1:0] VAR247;
output [VAR74-1:0] VAR49;
output [VAR74-1:0] VAR183;
output [VAR74-1:0] VAR13;
output [VAR74-1:0] VAR29;
output [VAR74-1:0] VAR249;
output [VAR74-1:0] VAR56;
output [VAR74-1:0] VAR39;
output [VAR74-1:0] VAR117;
output [VAR74-1:0] VAR234;
output [VAR74-1:0] VAR123;
output [VAR74-1:0] VAR255;
output [VAR74-1:0] VAR68;
output [VAR74-1:0] VAR98;
output [VAR74-1:0] VAR133;
reg [VAR74-1:0] VAR24;
reg [VAR74-1:0] VAR108;
reg [VAR74-1:0] VAR72;
reg [VAR74-1:0] VAR176;
reg [VAR74-1:0] VAR204;
reg [VAR74-1:0] VAR44;
reg [VAR74-1:0] VAR142;
reg [VAR74-1:0] VAR230;
reg [VAR74-1:0] VAR163;
reg [VAR74-1:0] VAR259;
reg [VAR74-1:0] VAR33;
reg [VAR74-1:0] VAR243;
reg [VAR74-1:0] VAR208;
reg [VAR74-1:0] VAR209;
reg [VAR74-1:0] VAR233;
reg [VAR74-1:0] VAR64;
reg [VAR74-1:0] VAR190;
reg [VAR74-1:0] VAR122;
reg [VAR74-1:0] VAR158;
reg [VAR74-1:0] VAR125;
reg [VAR74-1:0] VAR115;
reg [VAR74-1:0] VAR220;
reg [VAR74-1:0] VAR223;
reg [VAR74-1:0] VAR257;
reg [VAR74-1:0] VAR228;
reg [VAR74-1:0] VAR127;
reg [VAR74-1:0] VAR154;
reg [VAR74-1:0] VAR54;
reg [VAR74-1:0] VAR247;
reg [VAR74-1:0] VAR49;
reg [VAR74-1:0] VAR183;
reg [VAR74-1:0] VAR13;
reg [VAR74-1:0] VAR29;
reg [VAR74-1:0] VAR249;
reg [VAR74-1:0] VAR56;
reg [VAR74-1:0] VAR39;
reg [VAR74-1:0] VAR117;
reg [VAR74-1:0] VAR234;
reg [VAR74-1:0] VAR123;
reg [VAR74-1:0] VAR255;
reg [VAR74-1:0] VAR68;
reg [VAR74-1:0] VAR98;
reg [VAR74-1:0] VAR133;
input reset;
always@(posedge clk or posedge reset) begin
if(reset) begin
VAR24 <= 0;
VAR108 <= 0;
VAR72 <= 0;
VAR176 <= 0;
VAR204 <= 0;
VAR44 <= 0;
VAR142 <= 0;
VAR230 <= 0;
VAR163 <= 0;
VAR259 <= 0;
VAR33 <= 0;
VAR243 <= 0;
VAR208 <= 0;
VAR209 <= 0;
VAR233 <= 0;
VAR64 <= 0;
VAR190 <= 0;
VAR122 <= 0;
VAR158 <= 0;
VAR125 <= 0;
VAR115 <= 0;
VAR220 <= 0;
VAR223 <= 0;
VAR257 <= 0;
VAR228 <= 0;
VAR127 <= 0;
VAR154 <= 0;
VAR54 <= 0;
VAR247 <= 0;
VAR49 <= 0;
VAR183 <= 0;
VAR13 <= 0;
VAR29 <= 0;
VAR249 <= 0;
VAR56 <= 0;
VAR39 <= 0;
VAR117 <= 0;
VAR234 <= 0;
VAR123 <= 0;
VAR255 <= 0;
VAR68 <= 0;
VAR98 <= 0;
VAR133 <= 0;
end else begin
if(VAR82) begin
VAR24 <= VAR148;
VAR108 <= VAR24;
VAR72 <= VAR108;
VAR176 <= VAR72;
VAR204 <= VAR176;
VAR44 <= VAR204;
VAR142 <= VAR44;
VAR230 <= VAR142;
VAR163 <= VAR230;
VAR259 <= VAR163;
VAR33 <= VAR259;
VAR243 <= VAR33;
VAR208 <= VAR243;
VAR209 <= VAR208;
VAR233 <= VAR209;
VAR64 <= VAR233;
VAR190 <= VAR64;
VAR122 <= VAR190;
VAR158 <= VAR122;
VAR125 <= VAR158;
VAR115 <= VAR125;
VAR220 <= VAR115;
VAR223 <= VAR220;
VAR257 <= VAR223;
VAR228 <= VAR257;
VAR127 <= VAR228;
VAR154 <= VAR127;
VAR54 <= VAR154;
VAR247 <= VAR54;
VAR49 <= VAR247;
VAR183 <= VAR49;
VAR13 <= VAR183;
VAR29 <= VAR13;
VAR249 <= VAR29;
VAR56 <= VAR249;
VAR39 <= VAR56;
VAR117 <= VAR39;
VAR234 <= VAR117;
VAR123 <= VAR234;
VAR255 <= VAR123;
VAR68 <= VAR255;
VAR98 <= VAR68;
VAR133 <= VAR98;
end end
end
endmodule
module MODULE2 (
clk,
VAR82,
VAR129,
VAR198,
VAR25);
input clk;
input VAR82;
input [17:0] VAR129;
input [17:0] VAR198;
output [17:0] VAR25;
reg [17:0] VAR25;
always @(posedge clk) begin
if(VAR82) begin
VAR25 <= VAR129 + VAR198;
end
end
endmodule
module MODULE1 (
clk,
VAR82,
VAR129,
VAR198,
VAR25);
input clk;
input VAR82;
input [17:0] VAR129;
input [17:0] VAR198;
output [17:0] VAR25;
reg [17:0] VAR25;
always @(posedge clk) begin
if(VAR82) begin
VAR25 <= VAR129 * VAR198;
end
end
endmodule
module MODULE4 (
clk,
VAR82,
VAR129,
VAR25);
input clk;
input VAR82;
input [17:0] VAR129;
output [17:0] VAR25;
reg [17:0] VAR25;
always @(posedge clk) begin
if(VAR82) begin
VAR25 <= VAR129;
end
end
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/diode/sky130_fd_sc_lp__diode_1.v | 1,978 | module MODULE2 (
VAR3,
VAR4 ,
VAR5 ,
VAR2 ,
VAR6
);
input VAR3;
input VAR4 ;
input VAR5 ;
input VAR2 ;
input VAR6 ;
VAR7 VAR1 (
.VAR3(VAR3),
.VAR4(VAR4),
.VAR5(VAR5),
.VAR2(VAR2),
.VAR6(VAR6)
);
endmodule
module MODULE2 (
VAR3
);
input VAR3;
supply1 VAR4;
supply0 VAR5;
supply1 VAR2 ;
supply0 VAR6 ;
VAR7 VAR1 (
.VAR3(VAR3)
);
endmodule | apache-2.0 |
jotego/jt51 | hdl/jt51_exp2lin.v | 1,210 | module MODULE1(
output reg signed [15:0] VAR3,
input signed [9:0] VAR1,
input [2:0] VAR2
);
always @(*) begin
case( VAR2 )
3'd7: VAR3 = { VAR1, 6'b0 };
3'd6: VAR3 = { {1{VAR1[9]}}, VAR1, 5'b0 };
3'd5: VAR3 = { {2{VAR1[9]}}, VAR1, 4'b0 };
3'd4: VAR3 = { {3{VAR1[9]}}, VAR1, 3'b0 };
3'd3: VAR3 = { {4{VAR1[9]}}, VAR1, 2'b0 };
3'd2: VAR3 = { {5{VAR1[9]}}, VAR1, 1'b0 };
3'd1: VAR3 = { {6{VAR1[9]}}, VAR1 };
3'd0: VAR3 = 16'd0;
endcase
end
endmodule | gpl-3.0 |
tmolteno/TART | hardware/FPGA/tart_spi/verilog/correlator/rmw_address_unit.v | 5,759 | module MODULE2
parameter VAR5 = VAR39-1,
parameter VAR18 = 0,
parameter VAR21 = 11,
parameter VAR13 = 3,
parameter VAR16 = 3)
(
input VAR6,
input VAR27,
input VAR17,
output [VAR5:0] VAR3,
output VAR34,
output [VAR5:0] VAR31,
output VAR32
);
wire [VAR5:0] VAR23, VAR24;
wire [VAR5:0] VAR25;
reg [VAR5:0] VAR8 = VAR18;
assign VAR34 = VAR3 == VAR21;
assign VAR32 = VAR31 == VAR21;
assign VAR24[0] = ~VAR3[0];
assign VAR24[1] = VAR3 [0] == 1'b1 ? ~VAR3[1] : VAR3[1];
assign VAR24[2] = VAR3[1:0] == 2'b11 ? ~VAR3[2] : VAR3[2];
assign VAR24[3] = VAR3[2:0] == 3'b111 ? ~VAR3[3] : VAR3[3];
assign VAR23 = VAR34 ? VAR18 : VAR24;
assign VAR31 = VAR13 == 4 ? VAR8 : VAR13 == 3 ? VAR25 : {VAR39{1'VAR19}};
always @(posedge VAR6)
if (VAR27)
VAR8 <= #VAR16 VAR18;
else
VAR8 <= #VAR16 VAR25;
reg [VAR5:0] VAR14 = VAR18;
assign VAR3 = VAR14;
always @(posedge VAR6)
if (VAR27) VAR14 <= #VAR16 VAR18;
else if (VAR17) VAR14 <= #VAR16 VAR23;
else VAR14 <= #VAR16 VAR3;
VAR26
VAR35 [VAR5:0]
( .VAR1(VAR6),
.VAR2(VAR27),
.VAR28(VAR17),
.VAR20(VAR23),
.VAR33(VAR3)
);
MODULE1
.VAR11(VAR18),
.VAR15(VAR18),
.VAR16(VAR16))
VAR10
( .clk(VAR6),
.VAR22(VAR3),
.VAR12(VAR25)
);
endmodule
module MODULE1
parameter VAR30 = VAR38-1,
parameter VAR11 = {VAR38{1'b0}},
parameter VAR15 = {VAR38{1'b0}},
parameter VAR16 = 3)
(
input clk,
input [VAR30:0] VAR22,
output [VAR30:0] VAR12
);
reg [VAR30:0] VAR29 = VAR11, VAR7 = VAR15;
assign VAR12 = VAR7;
always @(posedge clk)
{VAR7, VAR29} <= #VAR16 {VAR29, VAR22};
wire [VAR30:0] VAR36;
VAR4 #(.VAR37(VAR11)) VAR35[VAR30:0] (.VAR20(VAR22), .VAR33(VAR36), .VAR1(clk));
VAR4 #(.VAR37(VAR15)) VAR9[VAR30:0] (.VAR20(VAR36), .VAR33(VAR12), .VAR1(clk));
endmodule | lgpl-3.0 |
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu9t5v0 | cells/icgtn/gf180mcu_fd_sc_mcu9t5v0__icgtn_1.behavioral.pp.v | 2,820 | module MODULE1( VAR10, VAR2, VAR5, VAR7, VAR11, VAR1 );
input VAR5, VAR2, VAR10;
inout VAR11, VAR1;
output VAR7;
reg VAR21;
VAR26 VAR22(.VAR10(VAR10),.VAR2(VAR2),.VAR5(VAR5),.VAR7(VAR7),.VAR11(VAR11),.VAR1(VAR1),.VAR21(VAR21));
VAR26 VAR19(.VAR10(VAR10),.VAR2(VAR2),.VAR5(VAR5),.VAR7(VAR7),.VAR11(VAR11),.VAR1(VAR1),.VAR21(VAR21));
not VAR8(VAR18,VAR2);
not VAR15(VAR16,VAR10);
and VAR6(VAR17,VAR16,VAR18);
not VAR13(VAR23,VAR2);
and VAR20(VAR9,VAR10,VAR23);
not VAR3(VAR14,VAR10);
and VAR4(VAR24,VAR14,VAR2);
and VAR12(VAR25,VAR10,VAR2); | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/xor3/sky130_fd_sc_hs__xor3_4.v | 2,072 | module MODULE2 (
VAR7 ,
VAR5 ,
VAR6 ,
VAR1 ,
VAR2,
VAR4
);
output VAR7 ;
input VAR5 ;
input VAR6 ;
input VAR1 ;
input VAR2;
input VAR4;
VAR3 VAR8 (
.VAR7(VAR7),
.VAR5(VAR5),
.VAR6(VAR6),
.VAR1(VAR1),
.VAR2(VAR2),
.VAR4(VAR4)
);
endmodule
module MODULE2 (
VAR7,
VAR5,
VAR6,
VAR1
);
output VAR7;
input VAR5;
input VAR6;
input VAR1;
supply1 VAR2;
supply0 VAR4;
VAR3 VAR8 (
.VAR7(VAR7),
.VAR5(VAR5),
.VAR6(VAR6),
.VAR1(VAR1)
);
endmodule | apache-2.0 |
r2t2sdr/r2t2 | fpga/modules/adi_hdl/library/axi_ad6676/axi_ad6676_pnmon.v | 7,006 | module MODULE1 (
VAR11,
VAR6,
VAR1,
VAR13,
VAR4);
input VAR11;
input [31:0] VAR6;
output VAR1;
output VAR13;
input [ 3:0] VAR4;
reg [31:0] VAR10 = 'd0;
reg [31:0] VAR14 = 'd0;
wire [31:0] VAR16;
function [31:0] VAR12;
input [31:0] din;
reg [31:0] dout;
begin
dout[31] = din[22] ^ din[17];
dout[30] = din[21] ^ din[16];
dout[29] = din[20] ^ din[15];
dout[28] = din[19] ^ din[14];
dout[27] = din[18] ^ din[13];
dout[26] = din[17] ^ din[12];
dout[25] = din[16] ^ din[11];
dout[24] = din[15] ^ din[10];
dout[23] = din[14] ^ din[ 9];
dout[22] = din[13] ^ din[ 8];
dout[21] = din[12] ^ din[ 7];
dout[20] = din[11] ^ din[ 6];
dout[19] = din[10] ^ din[ 5];
dout[18] = din[ 9] ^ din[ 4];
dout[17] = din[ 8] ^ din[ 3];
dout[16] = din[ 7] ^ din[ 2];
dout[15] = din[ 6] ^ din[ 1];
dout[14] = din[ 5] ^ din[ 0];
dout[13] = din[ 4] ^ din[22] ^ din[17];
dout[12] = din[ 3] ^ din[21] ^ din[16];
dout[11] = din[ 2] ^ din[20] ^ din[15];
dout[10] = din[ 1] ^ din[19] ^ din[14];
dout[ 9] = din[ 0] ^ din[18] ^ din[13];
dout[ 8] = din[22] ^ din[12];
dout[ 7] = din[21] ^ din[11];
dout[ 6] = din[20] ^ din[10];
dout[ 5] = din[19] ^ din[ 9];
dout[ 4] = din[18] ^ din[ 8];
dout[ 3] = din[17] ^ din[ 7];
dout[ 2] = din[16] ^ din[ 6];
dout[ 1] = din[15] ^ din[ 5];
dout[ 0] = din[14] ^ din[ 4];
VAR12 = dout;
end
endfunction
function [31:0] VAR2;
input [31:0] din;
reg [31:0] dout;
begin
dout[31] = din[ 8] ^ din[ 4];
dout[30] = din[ 7] ^ din[ 3];
dout[29] = din[ 6] ^ din[ 2];
dout[28] = din[ 5] ^ din[ 1];
dout[27] = din[ 4] ^ din[ 0];
dout[26] = din[ 3] ^ din[ 8] ^ din[ 4];
dout[25] = din[ 2] ^ din[ 7] ^ din[ 3];
dout[24] = din[ 1] ^ din[ 6] ^ din[ 2];
dout[23] = din[ 0] ^ din[ 5] ^ din[ 1];
dout[22] = din[ 8] ^ din[ 0];
dout[21] = din[ 7] ^ din[ 8] ^ din[ 4];
dout[20] = din[ 6] ^ din[ 7] ^ din[ 3];
dout[19] = din[ 5] ^ din[ 6] ^ din[ 2];
dout[18] = din[ 4] ^ din[ 5] ^ din[ 1];
dout[17] = din[ 3] ^ din[ 4] ^ din[ 0];
dout[16] = din[ 2] ^ din[ 3] ^ din[ 8] ^ din[ 4];
dout[15] = din[ 1] ^ din[ 2] ^ din[ 7] ^ din[ 3];
dout[14] = din[ 0] ^ din[ 1] ^ din[ 6] ^ din[ 2];
dout[13] = din[ 8] ^ din[ 0] ^ din[ 4] ^ din[ 5] ^ din[ 1];
dout[12] = din[ 7] ^ din[ 8] ^ din[ 3] ^ din[ 0];
dout[11] = din[ 6] ^ din[ 7] ^ din[ 2] ^ din[ 8] ^ din[ 4];
dout[10] = din[ 5] ^ din[ 6] ^ din[ 1] ^ din[ 7] ^ din[ 3];
dout[ 9] = din[ 4] ^ din[ 5] ^ din[ 0] ^ din[ 6] ^ din[ 2];
dout[ 8] = din[ 3] ^ din[ 8] ^ din[ 5] ^ din[ 1];
dout[ 7] = din[ 2] ^ din[ 4] ^ din[ 7] ^ din[ 0];
dout[ 6] = din[ 1] ^ din[ 3] ^ din[ 6] ^ din[ 8] ^ din[ 4];
dout[ 5] = din[ 0] ^ din[ 2] ^ din[ 5] ^ din[ 7] ^ din[ 3];
dout[ 4] = din[ 8] ^ din[ 1] ^ din[ 6] ^ din[ 2];
dout[ 3] = din[ 7] ^ din[ 0] ^ din[ 5] ^ din[ 1];
dout[ 2] = din[ 6] ^ din[ 8] ^ din[ 0];
dout[ 1] = din[ 5] ^ din[ 7] ^ din[ 8] ^ din[ 4];
dout[ 0] = din[ 4] ^ din[ 6] ^ din[ 7] ^ din[ 3];
VAR2 = dout;
end
endfunction
assign VAR16 = (VAR1 == 1'b1) ? VAR10 : VAR14;
always @(posedge VAR11) begin
VAR10 <= {VAR6[15:0], VAR6[31:16]};
if (VAR4 == 4'd0) begin
VAR14 <= VAR2(VAR16);
end else begin
VAR14 <= VAR12(VAR16);
end
end
VAR7 #(.VAR5(32)) VAR15 (
.VAR11 (VAR11),
.VAR3 (1'b1),
.VAR8 (VAR10),
.VAR9 (VAR14),
.VAR1 (VAR1),
.VAR13 (VAR13));
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/xnor3/sky130_fd_sc_lp__xnor3_lp.v | 2,192 | module MODULE2 (
VAR7 ,
VAR3 ,
VAR8 ,
VAR2 ,
VAR10,
VAR9,
VAR4 ,
VAR5
);
output VAR7 ;
input VAR3 ;
input VAR8 ;
input VAR2 ;
input VAR10;
input VAR9;
input VAR4 ;
input VAR5 ;
VAR1 VAR6 (
.VAR7(VAR7),
.VAR3(VAR3),
.VAR8(VAR8),
.VAR2(VAR2),
.VAR10(VAR10),
.VAR9(VAR9),
.VAR4(VAR4),
.VAR5(VAR5)
);
endmodule
module MODULE2 (
VAR7,
VAR3,
VAR8,
VAR2
);
output VAR7;
input VAR3;
input VAR8;
input VAR2;
supply1 VAR10;
supply0 VAR9;
supply1 VAR4 ;
supply0 VAR5 ;
VAR1 VAR6 (
.VAR7(VAR7),
.VAR3(VAR3),
.VAR8(VAR8),
.VAR2(VAR2)
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/a32oi/sky130_fd_sc_hd__a32oi_4.v | 2,483 | module MODULE2 (
VAR1 ,
VAR12 ,
VAR10 ,
VAR6 ,
VAR3 ,
VAR9 ,
VAR2,
VAR11,
VAR4 ,
VAR7
);
output VAR1 ;
input VAR12 ;
input VAR10 ;
input VAR6 ;
input VAR3 ;
input VAR9 ;
input VAR2;
input VAR11;
input VAR4 ;
input VAR7 ;
VAR5 VAR8 (
.VAR1(VAR1),
.VAR12(VAR12),
.VAR10(VAR10),
.VAR6(VAR6),
.VAR3(VAR3),
.VAR9(VAR9),
.VAR2(VAR2),
.VAR11(VAR11),
.VAR4(VAR4),
.VAR7(VAR7)
);
endmodule
module MODULE2 (
VAR1 ,
VAR12,
VAR10,
VAR6,
VAR3,
VAR9
);
output VAR1 ;
input VAR12;
input VAR10;
input VAR6;
input VAR3;
input VAR9;
supply1 VAR2;
supply0 VAR11;
supply1 VAR4 ;
supply0 VAR7 ;
VAR5 VAR8 (
.VAR1(VAR1),
.VAR12(VAR12),
.VAR10(VAR10),
.VAR6(VAR6),
.VAR3(VAR3),
.VAR9(VAR9)
);
endmodule | apache-2.0 |
aj-michael/Digital-Systems | Pong/Phase2/CRTcontroller2015fall.v | 2,238 | module MODULE1(VAR20, VAR11, VAR13, VAR7, VAR8, VAR3, VAR14, VAR19, reset, VAR9);
parameter VAR15=10, VAR17=10;
input [VAR15-1:0] VAR20, VAR11;
input [VAR17-1:0] VAR13, VAR7;
input reset, VAR9;
output VAR8, VAR3;
output [VAR15-1:0] VAR14, VAR19;
parameter VAR10=10'd2, VAR1=10'd9, VAR5=10'd29; parameter VAR12=10'd95, VAR4=10'd25, VAR22=10'd40;
wire VAR23;
wire VAR16;
VAR6 VAR6(VAR16, VAR12, VAR22, VAR20, VAR4, VAR8, VAR23, VAR14, reset, VAR9);
VAR2 VAR2(VAR23, VAR10, VAR1, VAR11, VAR5, VAR3, VAR19, reset, VAR9);
VAR18 VAR21(VAR13, VAR7, VAR16, reset, VAR9);
endmodule | mit |
travisg/cpu | rtl/cpu/stage5_writeback.v | 1,739 | module MODULE1(
input VAR2,
input VAR5,
input VAR1,
input [4:0] VAR3,
input [31:0] VAR7,
output reg VAR6,
output reg [4:0] VAR4,
output reg [31:0] VAR8
);
always @(posedge VAR2)
begin
if (VAR5) begin
VAR6 <= 0;
VAR4 <= 0;
VAR8 <= 0;
end else begin
VAR6 <= VAR1;
VAR4 <= VAR3;
VAR8 <= VAR7;
end
end
endmodule | mit |
MarkBlanco/FPGA_Sandbox | RecComp/Lab3/led_controller/led_controller.srcs/sources_1/bd/led_controller_design/ip/led_controller_design_processing_system7_0_0/led_controller_design_processing_system7_0_0_stub.v | 5,318 | module MODULE1(VAR51, VAR39,
VAR16, VAR23, VAR3, VAR17,
VAR25, VAR44, VAR50, VAR34,
VAR35, VAR20, VAR46, VAR42, VAR11,
VAR57, VAR32, VAR8, VAR4,
VAR56, VAR14, VAR29, VAR40, VAR41,
VAR43, VAR64, VAR21, VAR33, VAR15,
VAR38, VAR47, VAR31, VAR48, VAR37,
VAR30, VAR1, VAR27, VAR49,
VAR58, VAR67, VAR63, VAR6, VAR65,
VAR18, VAR45, VAR9, VAR52, VAR19, VAR66, VAR60, VAR55,
VAR59, VAR24, VAR7, VAR28, VAR2, VAR36, VAR22, VAR26, VAR62,
VAR5, VAR53, VAR54, VAR13, VAR61, VAR10, VAR12, VAR68)
;
output VAR51;
output VAR39;
output VAR16;
output [1:0]VAR23;
output VAR3;
input VAR17;
output VAR25;
output VAR44;
output VAR50;
output VAR34;
output VAR35;
output VAR20;
output [11:0]VAR46;
output [11:0]VAR42;
output [11:0]VAR11;
output [1:0]VAR57;
output [1:0]VAR32;
output [2:0]VAR8;
output [1:0]VAR4;
output [1:0]VAR56;
output [2:0]VAR14;
output [2:0]VAR29;
output [2:0]VAR40;
output [31:0]VAR41;
output [31:0]VAR43;
output [31:0]VAR64;
output [3:0]VAR21;
output [3:0]VAR33;
output [3:0]VAR15;
output [3:0]VAR38;
output [3:0]VAR47;
output [3:0]VAR31;
output [3:0]VAR48;
input VAR37;
input VAR30;
input VAR1;
input VAR27;
input VAR49;
input VAR58;
input VAR67;
input [11:0]VAR63;
input [11:0]VAR6;
input [1:0]VAR65;
input [1:0]VAR18;
input [31:0]VAR45;
output VAR9;
output VAR52;
inout [53:0]VAR19;
inout VAR66;
inout VAR60;
inout VAR55;
inout VAR59;
inout VAR24;
inout VAR7;
inout VAR28;
inout VAR2;
inout VAR36;
inout [2:0]VAR22;
inout [14:0]VAR26;
inout VAR62;
inout VAR5;
inout [3:0]VAR53;
inout [31:0]VAR54;
inout [3:0]VAR13;
inout [3:0]VAR61;
inout VAR10;
inout VAR12;
inout VAR68;
endmodule | mit |
horia141/bachelor-thesis | prj/components/VGA1/VGA1.v | 5,911 | module MODULE1(VAR21,reset,VAR18,VAR28,VAR36,VAR33,VAR24,VAR35,VAR3);
input wire VAR21;
input wire reset;
input wire [11:0] VAR18;
input wire VAR28;
output wire VAR36;
output wire VAR33;
output wire VAR24;
output wire VAR35;
output wire VAR3;
reg [1:0] VAR14;
reg [63:0] VAR30;
wire [3:0] VAR15;
wire [7:0] VAR26;
reg [256*8-1:0] VAR13;
reg [256*8-1:0] VAR20;
assign VAR15 = VAR18[11:8];
assign VAR26 = VAR18[7:0];
VAR7
VAR27 (.VAR21(VAR21),
.reset(reset),
.VAR23(VAR30),
.VAR36(VAR36),
.VAR33(VAR33),
.VAR24(VAR24),
.VAR35(VAR35),
.VAR3(VAR3));
always @ (posedge VAR21) begin
if (reset) begin
VAR14 <= VAR19;
VAR30 <= 0;
end
else begin
case (VAR14)
VAR14 <= VAR31;
VAR30 <= 0;
end
if (VAR28) begin
case (VAR15)
VAR14 <= VAR31;
VAR30 <= VAR30;
end
VAR14 <= VAR31;
VAR30 <= {VAR30[63:8],VAR26};
end
VAR14 <= VAR31;
VAR30 <= {VAR30[63:16],VAR26,VAR30[7:0]};
end
VAR14 <= VAR31;
VAR30 <= {VAR30[63:24],VAR26,VAR30[15:0]};
end
VAR14 <= VAR31;
VAR30 <= {VAR30[63:32],VAR26,VAR30[23:0]};
end
VAR14 <= VAR31;
VAR30 <= {VAR30[63:40],VAR26,VAR30[31:0]};
end
VAR14 <= VAR31;
VAR30 <= {VAR30[63:48],VAR26,VAR30[39:0]};
end
VAR14 <= VAR31;
VAR30 <= {VAR30[63:56],VAR26,VAR30[47:0]};
end
VAR14 <= VAR31;
VAR30 <= {VAR26,VAR30[55:0]};
end
default: begin
VAR14 <= VAR6;
VAR30 <= 0;
end
endcase end else begin
VAR14 <= VAR31;
VAR30 <= VAR30;
end end
VAR14 <= VAR6;
VAR30 <= 0;
end
default: begin
VAR14 <= VAR6;
VAR30 <= 0;
end
endcase end end
always @ * begin
if (VAR28) begin
case (VAR15)
VAR22(VAR13,"VAR25 VAR8");
end
VAR22(VAR13,"VAR25 (VAR11 %8B)",VAR26);
end
VAR22(VAR13,"VAR25 (VAR1 %8B)",VAR26);
end
VAR22(VAR13,"VAR25 (VAR4 %8B)",VAR26);
end
VAR22(VAR13,"VAR25 (VAR10 %8B)",VAR26);
end
VAR22(VAR13,"VAR25 (VAR34 %8B)",VAR26);
end
VAR22(VAR13,"VAR25 (VAR32 %8B)",VAR26);
end
VAR22(VAR13,"VAR25 (VAR17 %8B)",VAR26);
end
VAR22(VAR13,"VAR25 (VAR12 %8B)",VAR26);
end
default: begin
VAR22(VAR13,"VAR25 (? %8B)",VAR26);
end
endcase end else begin
VAR22(VAR13,"VAR29");
end end
always @ * begin
case (VAR14)
VAR22(VAR20,"VAR2");
end
VAR22(VAR20,"VAR16 %8X",VAR30);
end
VAR22(VAR20,"VAR5");
end
default: begin
VAR22(VAR20,"?");
end
endcase end VAR9 endmodule | mit |
yipenghuang0302/csee4840_14 | software/peripheral/db/ip/ik_swift/submodules/altera_avalon_st_jtag_interface.v | 2,776 | module MODULE1 (
clk,
VAR15,
VAR16,
VAR5,
VAR18,
VAR2,
VAR10,
VAR19,
VAR24,
VAR1,
VAR4,
VAR13,
VAR21
);
input clk;
input VAR15;
output [7:0] VAR5;
input VAR16;
output VAR18;
input [7:0] VAR2;
input VAR10;
output VAR19;
output VAR24;
output VAR1;
output VAR4;
output VAR21;
parameter VAR7 = 0; parameter VAR20 = 0;
parameter VAR6 = 0;
parameter VAR23 = -1;
parameter VAR3 = 0; parameter VAR22 = 50000;
output [(VAR23>0?VAR23:1)-1:0] VAR13;
wire clk;
wire VAR24;
wire [7:0] VAR5;
wire VAR16;
wire VAR18;
wire [7:0] VAR2;
wire VAR10;
wire VAR19;
generate
if (VAR3 == 0)
begin : VAR8
VAR11 #(
.VAR7(VAR7),
.VAR20(VAR20),
.VAR6(VAR6),
.VAR23(VAR23)
) VAR9 (
.clk(clk),
.VAR15(VAR15),
.VAR5(VAR5),
.VAR18(VAR18),
.VAR2(VAR2),
.VAR10(VAR10),
.VAR19(VAR19),
.VAR24(VAR24),
.VAR1(VAR1),
.VAR4(VAR4),
.VAR13(VAR13),
.VAR21(VAR21)
);
end
else
begin : VAR14
VAR12 #(.VAR7(VAR7), .VAR22(VAR22)) VAR17 (
.clk(clk),
.VAR15(VAR15),
.VAR5(VAR5),
.VAR18(VAR18),
.VAR16(VAR16),
.VAR2(VAR2),
.VAR10(VAR10),
.VAR19(VAR19),
.VAR24(VAR24)
);
end
endgenerate
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/diode/sky130_fd_sc_lp__diode.pp.blackbox.v | 1,226 | module MODULE1 (
VAR5,
VAR4 ,
VAR2 ,
VAR3 ,
VAR1
);
input VAR5;
input VAR4 ;
input VAR2 ;
input VAR3 ;
input VAR1 ;
endmodule | apache-2.0 |
AngelTerrones/Antares | Hardware/verilog/antares_hazard_unit.v | 9,275 | module MODULE1 (
input [7:0] VAR51, input [4:0] VAR46, input [4:0] VAR20, input [4:0] VAR52, input [4:0] VAR22, input [4:0] VAR38, input [4:0] VAR41, input [4:0] VAR63, input VAR12, input VAR31, input VAR15, input VAR16, input VAR40, input VAR48, input VAR25, input VAR55, input VAR9, input VAR14, input VAR50, input VAR49, output [1:0] VAR18, output [1:0] VAR57, output [1:0] VAR8, output [1:0] VAR11, output VAR35, output VAR7, output VAR27, output VAR10, output VAR33 );
wire VAR28;
wire VAR34;
wire VAR19;
wire VAR39;
wire VAR59;
wire VAR6;
wire VAR32;
wire VAR3;
wire VAR64;
wire VAR26;
wire VAR2;
wire VAR36;
wire VAR58;
wire VAR24;
wire VAR37;
wire VAR45;
wire VAR56;
wire VAR17;
wire VAR53;
wire VAR43;
wire VAR1;
wire VAR61;
wire VAR4;
wire VAR60;
wire VAR13;
wire VAR42;
wire VAR29;
wire VAR47;
wire VAR62;
wire VAR30;
wire VAR21;
wire VAR5;
wire VAR44;
wire VAR23;
wire VAR54;
assign VAR39 = VAR51[7];
assign VAR3 = VAR51[6];
assign VAR59 = VAR51[5];
assign VAR64 = VAR51[4];
assign VAR6 = VAR51[3];
assign VAR26 = VAR51[2];
assign VAR32 = VAR51[1];
assign VAR2 = VAR51[0];
assign VAR28 = |(VAR38);
assign VAR34 = |(VAR41);
assign VAR19 = |(VAR63);
assign VAR36 = (VAR28) & (VAR46 == VAR38) & (VAR39 | VAR3) & VAR12;
assign VAR58 = (VAR28) & (VAR20 == VAR38) & (VAR59 | VAR64) & VAR12;
assign VAR24 = (VAR34) & (VAR46 == VAR41) & (VAR39 | VAR3) & VAR31;
assign VAR37 = (VAR34) & (VAR20 == VAR41) & (VAR59 | VAR64) & VAR31;
assign VAR45 = (VAR19) & (VAR46 == VAR63) & (VAR39 | VAR3) & VAR15;
assign VAR56 = (VAR19) & (VAR20 == VAR63) & (VAR59 | VAR64) & VAR15;
assign VAR17 = (VAR34) & (VAR52 == VAR41) & (VAR6 | VAR26) & VAR31;
assign VAR53 = (VAR34) & (VAR22 == VAR41) & (VAR32 | VAR2) & VAR31;
assign VAR43 = (VAR19) & (VAR52 == VAR63) & (VAR6 | VAR26) & VAR15;
assign VAR1 = (VAR19) & (VAR22 == VAR63) & (VAR32 | VAR2) & VAR15;
assign VAR61 = VAR36 & VAR3; assign VAR4 = VAR58 & VAR64; assign VAR60 = VAR24 & VAR3 & (VAR40 | VAR16); assign VAR13 = VAR37 & VAR64 & (VAR40 | VAR16); assign VAR42 = VAR17 & VAR26 & (VAR40 | VAR16); assign VAR29 = VAR53 & VAR2 & (VAR40 | VAR16);
assign VAR47 = VAR24 & ~(VAR40 | VAR16); assign VAR62 = VAR37 & ~(VAR40 | VAR16); assign VAR30 = VAR45;
assign VAR21 = VAR56;
assign VAR5 = VAR17 & ~(VAR40 | VAR16);
assign VAR44 = VAR53 & ~(VAR40 | VAR16);
assign VAR23 = VAR43;
assign VAR54 = VAR1;
assign VAR33 = VAR10;
assign VAR10 = VAR25 | VAR49 | VAR35; assign VAR27 = VAR42 | VAR29 | VAR50 | VAR48 | VAR10;
assign VAR7 = VAR61 | VAR4 | VAR60 | VAR13 | VAR14 | VAR27;
assign VAR35 = VAR55 | VAR9;
assign VAR18 = (VAR47) ? 2'b01 : ((VAR30) ? 2'b10 : 2'b00);
assign VAR57 = (VAR62) ? 2'b01 : ((VAR21) ? 2'b10 : 2'b00);
assign VAR8 = (VAR5) ? 2'b01 : ((VAR23) ? 2'b10 : 2'b00);
assign VAR11 = (VAR44) ? 2'b01 : ((VAR54) ? 2'b10 : 2'b00);
endmodule | mit |
sergev/vak-opensource | hardware/s3esk-openrisc/or1200/or1200_dc_fsm.v | 11,855 | module MODULE1(
clk, rst,
VAR23, VAR32, VAR17, VAR26, VAR19,
VAR13, VAR5, VAR7, VAR6, VAR20,
VAR4, VAR11, VAR22, VAR18, VAR2, VAR25,
VAR15, VAR1, VAR28
);
input clk;
input rst;
input VAR23;
input VAR32;
input VAR17;
input VAR26;
input [3:0] VAR19;
input VAR13;
input VAR5;
input VAR7;
input [31:0] VAR6;
output [31:0] VAR20;
output [3:0] VAR4;
output VAR11;
output VAR22;
output VAR18;
output VAR2;
output VAR25;
output VAR15;
output VAR1;
output [31:0] VAR28;
reg [31:0] VAR21;
reg [2:0] state;
reg [2:0] VAR9;
reg VAR24;
reg VAR30;
reg VAR12;
reg VAR16;
wire VAR29;
assign VAR4 = {4{VAR12 & VAR5 & !VAR16}} | {4{VAR29}} & VAR19;
assign VAR1 = VAR11 & VAR5 & !VAR16;
assign VAR11 = (VAR24 & VAR13) | (!VAR24 & VAR12);
assign VAR22 = VAR30;
assign VAR28 = (VAR11 | VAR22) & !VAR24 ? VAR20 : VAR6;
assign VAR20 = VAR21;
assign VAR18 = (state == VAR14) & !VAR13 & !VAR16 & !VAR17 | VAR29;
assign VAR29 = (state == VAR10) & !VAR13 & VAR5 & !VAR16 & !VAR17;
assign VAR2 = ((state == VAR14) | (state == VAR10)) & VAR5;
assign VAR25 = ((state == VAR14) | (state == VAR10)) & VAR7;
assign VAR15 = (state == VAR14) & VAR13 & !VAR16
| (state == VAR27)
| (state == VAR3)
;
always @(posedge clk or posedge rst) begin
if (rst) begin
state <= VAR31;
VAR21 <= 32'b0;
VAR24 <= 1'b0;
VAR30 <= 1'b0;
VAR12 <= 1'b0;
VAR9 <= 3'b000;
VAR16 <= 1'b0;
end
else
case (state) VAR31 :
if (VAR23 & VAR32 & VAR26) begin state <= VAR10;
VAR21 <= VAR6;
VAR24 <= 1'b1;
VAR30 <= 1'b1;
VAR12 <= 1'b0;
VAR16 <= 1'b0;
end
else if (VAR23 & VAR32) begin state <= VAR14;
VAR21 <= VAR6;
VAR24 <= 1'b1;
VAR30 <= 1'b0;
VAR12 <= 1'b1;
VAR16 <= 1'b0;
end
else begin VAR24 <= 1'b0;
VAR30 <= 1'b0;
VAR12 <= 1'b0;
VAR16 <= 1'b0;
end
VAR16 <= 1'b1;
if (VAR24)
VAR21[31:13] <= VAR6[31:13];
if ((VAR24 & !VAR32) || (VAR7) || ((VAR16 | VAR17) & VAR5)) begin state <= VAR31;
VAR24 <= 1'b0;
VAR12 <= 1'b0;
VAR16 <= 1'b0;
end
else if (VAR13 & VAR5) begin state <= VAR27;
VAR21[3:2] <= VAR21[3:2] + 1'd1;
VAR24 <= 1'b0;
VAR9 <= VAR8-2;
VAR16 <= 1'b0;
end
else if (!VAR13 & !VAR17) begin state <= VAR31;
VAR24 <= 1'b0;
VAR12 <= 1'b0;
VAR16 <= 1'b0;
end
else VAR24 <= 1'b0;
end
if (VAR5 && (|VAR9)) begin VAR9 <= VAR9 - 3'd1;
VAR21[3:2] <= VAR21[3:2] + 1'd1;
end
else if (VAR5) begin state <= VAR31;
VAR12 <= 1'b0;
end
end
VAR16 <= 1'b1;
if (VAR24)
VAR21[31:13] <= VAR6[31:13];
if ((VAR24 & !VAR32) || (VAR7) || ((VAR16 | VAR17) & VAR5)) begin state <= VAR31;
VAR24 <= 1'b0;
VAR30 <= 1'b0;
VAR16 <= 1'b0;
end
else if (VAR13 & VAR5) begin state <= VAR3;
VAR24 <= 1'b0;
VAR30 <= 1'b0;
VAR12 <= 1'b1;
VAR9 <= VAR8-1;
VAR16 <= 1'b0;
end
else if (VAR5) begin state <= VAR31;
VAR24 <= 1'b0;
VAR30 <= 1'b0;
VAR16 <= 1'b0;
end
else VAR24 <= 1'b0;
end
if (VAR5 && (|VAR9)) begin VAR9 <= VAR9 - 1'd1;
VAR21[3:2] <= VAR21[3:2] + 1'd1;
end
else if (VAR5) begin state <= VAR31;
VAR12 <= 1'b0;
end
end
default:
state <= VAR31;
endcase
end
endmodule | apache-2.0 |
GSejas/Karatsuba_FPU | FPGA_FLOW/Proyectos Funcionales Francis Jeffrey/CORDICO/CORDICO.srcs/sources_1/imports/Floating-Point-Unit-master/Coprocesador_CORDIC_RTL/sine_cosine_CORDIC/CORDIC_FSM_v2.v | 8,653 | module MODULE1
(
input wire clk, input wire reset, input wire VAR5, input wire VAR23, input wire VAR21, input wire VAR48,
input wire [1:0] VAR30, input wire [1:0] VAR47, input wire VAR36, input wire VAR49, VAR40, input wire VAR38, VAR11,
output reg VAR39,
output reg VAR26, output reg VAR12, output reg VAR32, output reg VAR34, VAR9, output reg [1:0] VAR45, output reg VAR20, VAR18, output reg VAR8, VAR17, output reg VAR41, VAR2, output reg VAR33, VAR27, VAR25, output reg VAR44,VAR1, output reg VAR42,
output reg VAR4,VAR35,VAR10
);
localparam [3:0] VAR6 = 4'b0000,
VAR3 = 4'b0001,
VAR29 = 4'b0010,
VAR31 = 4'b0011,
VAR37 = 4'b0100,
VAR13 = 4'b0101,
VAR22 = 4'b0110,
VAR16 = 4'b0111,
VAR15 = 4'b1000,
VAR14 = 4'b1001,
VAR46 = 4'b1010,
VAR19 = 4'b1011,
VAR7 = 4'b1100,
VAR28 = 4'b1101;
reg [3:0] VAR43, VAR24;
always @( posedge clk, posedge reset)
begin
if(reset) VAR43 <= VAR6;
end
else VAR43 <= VAR24;
end
always @*
begin
VAR24 = VAR43;
VAR26 = 1'b0;
VAR12 = 1'b0;
VAR32 = 1'b0;
VAR34 = 1'b0;
VAR45 = 2'b00;
VAR9 = 1'b0;
VAR20 = 1'b0;
VAR18 = 1'b0;
VAR8 = 1'b0;
VAR17 = 1'b0;
VAR41 = 1'b0;
VAR2 = 1'b0;
VAR42 = 1'b0;
VAR33 = 1'b0;
VAR27 = 1'b0;
VAR25 = 1'b0;
VAR44 = 1'b0;
VAR39 = 1'b0;
VAR1 = 1'b0;
VAR4 = 1'b0;
VAR35 = 1'b0;
VAR10 = 1'b0;
case(VAR43)
VAR6:
begin
VAR39 = 1'b1;
VAR4 = 1'b1;
VAR35 = 1'b1;
VAR10 = 1'b1;
VAR24 = VAR3;
end
VAR3:
begin
if(VAR5)
begin
VAR24 = VAR29;
end
else
VAR24 = VAR3;
end
VAR29:
begin
VAR41 = 1'b1;
VAR20 = 1'b1;
VAR18 = 1'b1;
VAR24 = VAR31;
end
VAR31:
begin
if(VAR40)
VAR34 = 1'b0;
end
else
VAR34 = 1'b1;
VAR4 = 1'b1;
VAR24 = VAR37;
end
VAR37:
begin
if(VAR48)
VAR24 = VAR6;
end
else
VAR24 = VAR13;
VAR2 = 1'b1;
end
VAR13:
begin
VAR42 = 1'b1;
VAR8 = 1'b1;
VAR17 = 1'b1;
VAR24 = VAR22;
end
VAR22:
begin
if(VAR49)
begin
if(VAR21 == 1'b0)
begin
if(VAR30 == 2'b00)
VAR45 = 2'b00;
end
else if(VAR30 == 2'b01)
VAR45 = 2'b01;
end
else if(VAR30 == 2'b10)
VAR45 = 2'b01;
end
else
VAR45 = 2'b00;
VAR35 = 1'b1;
end
else
begin
if(VAR30 == 2'b00)
VAR45 = 2'b01;
end
else if(VAR30 == 2'b01)
VAR45 = 2'b00;
else if(VAR30 == 2'b10)
VAR45 = 2'b00;
else
VAR45 = 2'b01;
VAR35 = 1'b1;
end
end
else
VAR45 = VAR47;
VAR35 = 1'b1;
VAR24 = VAR16;
end
VAR16:
begin
VAR12 = 1'b1;
VAR24 = VAR15;
end
VAR15:
begin
if(VAR36)
begin
if(VAR49)
begin
if(VAR21 == 1'b0)
begin
if(VAR30 == 2'b00)
VAR33 = 1'b1;
end
else if(VAR30 == 2'b01)
VAR27 = 1'b1;
end
else if(VAR30 == 2'b10)
VAR27 = 1'b1;
end
else
VAR33 = 1'b1;
end
else
begin
if(VAR30 == 2'b00)
VAR27 = 1'b1;
end
else if(VAR30 == 2'b01)
VAR33 = 1'b1;
else if(VAR30 == 2'b10)
VAR33 = 1'b1;
else
VAR27 = 1'b1;
end
end
else
begin
if(VAR11)
VAR33 = 1'b1;
end
else if(VAR38)
VAR25 = 1'b1;
else
VAR27 = 1'b1;
end
VAR24 = VAR14;
end
else
VAR24 = VAR15;
end
VAR14:
begin
VAR32 = 1'b1;
if(VAR49)
begin
VAR24 = VAR46;
end
else
begin
if(VAR38)
begin
VAR20 = 1'b1;
VAR24 = VAR31;
end
else
begin
VAR8 = 1'b1;
VAR24 = VAR22;
end
end
end
VAR46:
begin
if(VAR21 == 1'b0)
begin
if(VAR30 == 2'b00)
VAR9 = 1'b0;
end
else if(VAR30 == 2'b01)
VAR9 = 1'b1;
end
else if(VAR30 == 2'b10)
VAR9 = 1'b1;
else
VAR9 = 1'b0;
VAR10 = 1'b1;
end
else
begin
if(VAR30 == 2'b00)
VAR9 = 1'b1;
end
else if(VAR30 == 2'b01)
VAR9 = 1'b0;
else if(VAR30 == 2'b10)
VAR9 = 1'b0;
else
VAR9 = 1'b1;
VAR10 = 1'b1;
end
VAR10 = 1'b1;
VAR24 = VAR19;
end
VAR19:
begin
VAR1 = 1'b1;
VAR24 = VAR7;
end
VAR7:
begin
VAR44 = 1'b1;
VAR24 = VAR28;
end
VAR28:
begin
VAR26 = 1'b1;
if(VAR23)
VAR24 = VAR6;
end
else
VAR24 = VAR28;
end
default : VAR24 = VAR6;
endcase
end
endmodule | gpl-3.0 |
everskar2013/PentiumX | Hardware/Code/PS2_IO.v | 2,915 | module MODULE1(
VAR7,
VAR6,
VAR13,
VAR19,
VAR23,
VAR22,
VAR24,
VAR21,
rst,
VAR11,
VAR15,
VAR4,
VAR16,
VAR5,
VAR10,
VAR12,
VAR25
);
input wire [31:0] VAR7;
input wire [31:0] VAR6;
input wire VAR13;
input wire VAR19;
output reg [31:0] VAR23;
output VAR22;
input VAR24, VAR21, rst, VAR11, VAR15;
input VAR5;
output VAR4, VAR16;
output wire [ 7: 0] VAR12;
output reg [31: 0] VAR10;
wire VAR2;
wire VAR14;
wire VAR16;
assign VAR16 = VAR4 & ~VAR5;
assign VAR22 = VAR19;
assign VAR14 = VAR19 & VAR22 & ~VAR13;
assign VAR2 = ~(VAR14 & VAR4);
always @(posedge VAR14 or posedge rst)
if ( rst ) begin
VAR10 <= 0;
end
else if(VAR4) begin
VAR10 <= {VAR10[23:0], VAR25}; VAR23 <= {23'h0, VAR4, VAR25};
end
else begin
VAR23 <= 32'h000000bb;
end
assign VAR12 = (VAR4) ? VAR25 : 8'haa;
output wire [ 7: 0] VAR25;
wire VAR4;
VAR20 VAR20(
.clk (VAR21),
.VAR8 (~rst),
.VAR17 (VAR11),
.VAR9 (VAR15),
.VAR1 (VAR2),
.VAR3 (VAR25),
.ready (VAR4),
.VAR18 ()
);
endmodule | mit |
hoglet67/ElectronFpga | src/altera/qpi_flash.v | 16,216 | module MODULE1(
input wire clk,
output reg ready = 0,
input wire reset,
input wire read,
input wire [23:0] addr,
output reg [7:0] VAR31 = 8'hFF,
input wire VAR36,
input wire VAR30,
input wire VAR37,
input wire VAR3,
output reg VAR9 = 1,
output reg VAR1 = 0,
inout wire VAR5,
inout wire VAR26,
inout wire VAR11,
inout wire VAR17
);
reg [3:0] VAR8 = 0;
reg [12:0] VAR24 = 13'b0;
reg [39:0] VAR25 = 0;
reg [6:0] VAR39 = 0;
reg VAR7 = 0;
reg VAR12 = 0;
reg VAR27 = 1'b0; reg VAR16 = 1'b0;
reg VAR32 = 1'b0; reg [5:0] VAR14 = 0;
reg [2:0] VAR13 = VAR19;
reg VAR15 = 0;
reg [3:0] VAR18 = 4'b0;
assign VAR5 = (VAR27 == 1'b1 || VAR32 == 1'b1) ? VAR18[0] : 1'VAR23;
assign VAR26 = (VAR32 == 1'b1) ? VAR18[1] : 1'VAR23;
assign VAR11 = (VAR32 == 1'b1) ? VAR18[2] : 1'VAR23;
assign VAR17 = (VAR32 == 1'b1) ? VAR18[3] : 1'VAR23;
always @(posedge clk) begin
if (VAR36 == 0 && read == 1) begin
VAR14 <= 6'd24 + 6'd8;
VAR25 <= {addr, 8'h20, 8'b0};
VAR39 <= 7'd24 + 7'd8 + 7'd8;
VAR13 <= VAR35;
VAR15 <= 1;
ready <= 0;
end
if (VAR15 && VAR13 == VAR34) begin
VAR15 <= 0;
ready <= 1;
VAR31 <= VAR25[7:0];
end
if (VAR36 == 1 && VAR12 == 1) begin
VAR27 <= 1'b1;
VAR16 <= 0;
VAR32 <= 1'b0;
VAR9 <= VAR30;
VAR1 <= VAR37;
VAR18[0] <= VAR3;
end
VAR7 <= VAR36;
if (VAR7 == 0 && VAR36 == 1) begin
VAR8 <= VAR22;
end
if (VAR7 == 1'b1 && VAR36 == 1'b0) begin
VAR8 <= VAR22;
end
if (VAR27 == 1'b1) begin
case (VAR13)
VAR9 <= 1'b0;
VAR18[0] = VAR25[39];
VAR25 <= {VAR25[38:0], 1'b0};
VAR13 <= VAR20;
end
if (VAR39 == 0) begin
VAR13 <= VAR2;
end else if (VAR1 == 1'b0) begin
VAR1 <= 1'b1;
end else begin
VAR1 <= 1'b0;
VAR18[0] = VAR25[39];
VAR25 <= {VAR25[38:0], VAR26};
VAR39 <= VAR39 - 7'd1;
end
end
VAR9 <= 1'b1;
VAR13 <= VAR34;
end
endcase
end
if (VAR16 == 1'b1) begin
case (VAR13)
VAR9 <= 1'b0;
VAR18 <= VAR25[39:36];
VAR25 <= {VAR25[35:0], 4'b0};
VAR32 <= 1;
VAR13 <= VAR20;
end
if (VAR39 == 0) begin
VAR13 <= VAR2;
end else if (VAR1 == 1'b0) begin
VAR1 <= 1'b1;
end else begin
VAR1 <= 1'b0;
VAR18 <= VAR25[39:36];
VAR25 <= {VAR25[35:0], VAR17, VAR11, VAR26, VAR5};
VAR39 <= VAR39 - 7'd4;
if (VAR14 == 4) begin
VAR32 <= 0;
end else begin
VAR14 <= VAR14 - 6'd4;
end
if (VAR32 == 0 && VAR39 == 7'd4) begin
VAR31 <= {VAR25[3:0], VAR17, VAR11, VAR26, VAR5};
end
end
end
VAR9 <= 1'b1;
VAR32 <= 1'b0;
VAR13 <= VAR34;
end
endcase
end
case (VAR8)
ready <= 1'b0;
VAR9 <= 1'b1;
VAR1 <= 1'b0;
VAR18 <= 4'b0;
VAR27 <= 1'b1;
VAR16 <= 1'b0;
VAR32 <= 1'b0;
VAR15 <= 0;
VAR12 <= 0;
VAR13 <= VAR19;
VAR8 <= VAR33;
end
case (VAR13)
VAR25 <= 40'hFF00000000;
VAR39 <= 8;
VAR13 <= VAR35;
end
VAR13 <= VAR19;
VAR8 <= VAR28;
end
endcase
end
case (VAR13)
VAR25 <= 40'hFF00000000;
VAR27 <= 0;
VAR16 <= 1;
VAR14 <= 8;
VAR39 <= 8;
VAR13 <= VAR35;
end
VAR27 <= 1;
VAR16 <= 0;
VAR13 <= VAR19;
if (VAR36 == 1) begin
VAR12 <= 1;
VAR8 <= VAR4;
end else begin
VAR8 <= VAR6;
end
end
endcase
end
case (VAR13)
VAR25 <= 40'h3800000000;
VAR39 <= 8;
VAR13 <= VAR35;
end
VAR13 <= VAR19;
VAR8 <= VAR10;
VAR27 <= 0;
VAR16 <= 1;
end
endcase
end
case (VAR13)
VAR25 <= 40'hC000000000;
VAR39 <= 16;
VAR14 <= 20; VAR13 <= VAR35;
end
VAR13 <= VAR19;
VAR8 <= VAR21;
end
endcase
end
case (VAR13)
VAR25 <= 40'hEB00000320; VAR39 <= 48; VAR14 <= 40;
VAR13 <= VAR35;
end
VAR13 <= VAR19;
VAR8 <= VAR38;
end
endcase
end
case (VAR13)
VAR25 <= 40'h0000072000; VAR39 <= 40; VAR14 <= 32;
VAR13 <= VAR35;
end
VAR13 <= VAR19;
VAR8 <= VAR4;
end
endcase
end
ready <= 1;
VAR8 <= VAR29;
end
end
default : begin
end
endcase
if (reset == 1'b1) begin
VAR8 <= VAR22;
end
end
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/diode/sky130_fd_sc_hd__diode.behavioral.v | 1,177 | module MODULE1 (
VAR1
);
input VAR1;
supply1 VAR2;
supply0 VAR3;
supply1 VAR5 ;
supply0 VAR4 ;
endmodule | apache-2.0 |
Given-Jiang/Gaussian_Filter_Altera_OpenCL_DE1-SoC | bin_Gaussian_Filter/ip/Gaussian_Filter/acl_fp_convert_with_rounding_16.v | 10,609 | module MODULE1(VAR21, VAR1, VAR6, VAR33, VAR2, VAR26, VAR37, VAR8, enable);
parameter VAR25 = 1;
parameter VAR22 = 0;
parameter VAR19 = 1;
input VAR21;
input enable, VAR1;
input [31:0] VAR6;
output [15:0] VAR33;
input VAR2, VAR37;
output VAR8, VAR26;
wire VAR13;
wire [7:0] VAR14;
wire [22:0] VAR15;
wire [23:0] VAR43;
assign {VAR13, VAR14, VAR15} = VAR6;
assign VAR43 = (|VAR14) ? {1'b1, VAR15} : 24'd0;
reg VAR11;
reg [18:0] VAR12;
reg [8:0] VAR42;
reg [7:0] VAR38;
reg VAR45;
wire VAR28;
wire VAR31;
assign VAR8 = VAR28 & VAR45;
assign VAR31 = (VAR19 == 1) ? (~VAR28 | ~VAR45) : enable;
always @( posedge VAR21 or negedge VAR1)
begin
if( ~VAR1 )
begin
VAR11 <= 1'VAR9;
VAR12 <= 19'VAR30;
VAR42 <= 9'VAR30;
VAR38 <= 8'VAR30;
VAR45 <= 1'b0;
end
else if (VAR31)
begin
VAR11 <= VAR13;
VAR45 <= VAR2;
if (VAR25 == 1)
begin
VAR12 <= {VAR43[23:6], |VAR43[5:0]};
VAR42 <= 9'd142 - VAR14;
end
else
begin
VAR12 <= {1'b0, VAR43[23:7], |VAR43[6:0]};
VAR42 <= 9'd141 - VAR14;
end
VAR38 <= VAR14;
end
end
reg VAR18;
reg [18:0] VAR10;
reg [3:0] VAR44;
reg VAR16;
wire VAR4;
wire VAR32 = (VAR19 == 1) ? (~VAR4 | ~VAR16) : enable;
assign VAR28 = VAR4 & VAR16;
always @( posedge VAR21 or negedge VAR1)
begin
if (~VAR1)
begin
VAR18 <= 1'VAR9;
VAR10 <= 19'VAR30;
VAR44 <= 4'VAR30;
VAR16 <= 1'b0;
end
else if (VAR32)
begin
VAR18 <= VAR11;
VAR16 <= VAR45;
VAR44 <= (VAR42[3:0]) & {4{(~(&VAR38)) & ~VAR42[8]}};
if ((VAR25 == 1) && (VAR38 == 8'hff))
VAR10 <= {16'hffff, 3'd0};
end
else if ((VAR25 == 0) && (VAR38 == 8'hff))
VAR10 <= {16'h7fff + VAR11, 3'd0};
end
else if (VAR42[8])
VAR10 <= {(VAR25 == 0) ? 16'h7fff + VAR11 : 16'hffff, 3'd0}; else if (|VAR42[7:5])
begin
VAR18 <= VAR11 & (|VAR12);
VAR10 <= {18'd0, |VAR12};
end
else if (|VAR42[4])
begin
VAR10 <= {16'd0, VAR12[18:17], |VAR12[16:0]};
end
else
VAR10 <= VAR12;
end
end
reg [18:0] VAR41;
reg [1:0] VAR5;
reg VAR24;
reg VAR34;
wire VAR29;
wire VAR23 = (VAR19 == 1) ? (~VAR24 | ~VAR29) : enable;
assign VAR4 = VAR24 & VAR29;
always @( posedge VAR21 or negedge VAR1)
begin
if (~VAR1)
begin
VAR41 <= 19'VAR30;
VAR34 <= 1'VAR9;
VAR5 <= 2'VAR30;
VAR24 <= 1'b0;
end
else if (VAR23)
begin
VAR24 <= VAR16;
VAR34 <= VAR18;
VAR5 <= VAR44[1:0];
case (VAR44[3:2])
2'b11: VAR41 <= {12'd0, VAR10[18:13], |VAR10[12:0]};
2'b10: VAR41 <= {8'd0, VAR10[18:9], |VAR10[8:0]};
2'b01: VAR41 <= {4'd0, VAR10[18:5], |VAR10[4:0]};
2'b00: VAR41 <= VAR10;
endcase
end
end
reg [18:0] VAR17;
reg VAR3;
reg VAR39;
wire VAR35;
wire VAR20 = (VAR19 == 1) ? (~VAR39 | ~VAR35) : enable;
assign VAR29 = VAR39 & VAR35;
always @( posedge VAR21 or negedge VAR1)
begin
if (~VAR1)
begin
VAR17 <= 19'VAR30;
VAR3 <= 1'VAR30;
VAR39 <= 1'b0;
end
else if (VAR20)
begin
VAR39 <= VAR24;
VAR3 <= VAR34;
case (VAR5)
2'b11: VAR17 <= {3'd0, VAR41[18:4], |VAR41[3:0]};
2'b10: VAR17 <= {2'd0, VAR41[18:3], |VAR41[2:0]};
2'b01: VAR17 <= {1'd0, VAR41[18:2], |VAR41[1:0]};
2'b00: VAR17 <= VAR41;
endcase
end
end
reg [16:0] VAR27;
reg VAR36;
wire VAR40;
wire VAR7 = (VAR19 == 1) ? (~VAR36 | ~VAR40) : enable;
assign VAR35 = VAR36 & VAR40;
assign VAR40 = VAR37;
always @( posedge VAR21 or negedge VAR1)
begin
if (~VAR1)
begin
VAR27 <= 17'VAR30;
VAR36 <= 1'b0;
end
else if (VAR7)
begin
VAR36 <= VAR39;
case(VAR22)
2:
begin if (VAR25 == 0)
begin
VAR27 <= ({17{VAR3}} ^ (VAR17[18:3])) + VAR3;
end
else
begin
VAR27 <= (VAR3) ? 16'd0 : VAR17[18:3];
end
end
4:
begin if (|VAR17[2:0])
begin
if (VAR25 == 0)
begin
VAR27 <= (VAR3) ? (({17{VAR3}} ^ (VAR17[18:3] + 1'b1)) + 1'b1) : VAR17[18:3];
end
else
begin
VAR27 <= (VAR3) ? 16'd0 : VAR17[18:3];
end
end
else
begin
if (VAR25 == 0)
VAR27 <= ({17{VAR3}} ^ VAR17[18:3]) + VAR3;
end
else
VAR27 <= {16{~VAR3}} & VAR17[18:3];
end
end
3:
begin if (|VAR17[2:0])
begin
if (VAR25 == 0)
begin
VAR27 <= (VAR3) ? (({17{VAR3}} ^ VAR17[18:3]) + 1'b1) : (VAR17[18:3] + 1'b1);
end
else
begin
VAR27 <= (VAR3) ? 16'd0 : VAR17[18:3] + 1'b1;
end
end
else
begin
if (VAR25 == 0)
VAR27 <= ({17{VAR3}} ^ VAR17[18:3]) + VAR3;
end
else
VAR27 <= {16{~VAR3}} & VAR17[18:3];
end
end
1:
begin if (VAR17[2])
begin
if (VAR25 == 0)
begin
VAR27 <= ({17{VAR3}} ^ (VAR17[18:3] + 1'b1)) + VAR3;
end
else
begin
VAR27 <= (VAR3) ? 16'd0 : VAR17[18:3] + 1'b1;
end
end
else
begin
if (VAR25 == 0)
VAR27 <= ({17{VAR3}} ^ VAR17[18:3]) + VAR3;
end
else
VAR27 <= {16{~VAR3}} & VAR17[18:3];
end
end
default:
begin if ((VAR17[3:0] == 4'hc) | (VAR17[2] & (|VAR17[1:0])))
begin
if (VAR25 == 0)
begin
VAR27 <= ({17{VAR3}} ^ (VAR17[18:3] + 1'b1)) + VAR3;
end
else
begin
VAR27 <= (VAR3) ? 16'd0 : VAR17[18:3] + 1'b1;
end
end
else
begin
if (VAR25 == 0)
VAR27 <= ({17{VAR3}} ^ VAR17[18:3]) + VAR3;
end
else
VAR27 <= {16{~VAR3}} & VAR17[18:3];
end
end
endcase
end
end
assign VAR33 = (VAR25 == 1) ? ({16{VAR27[16]}} | VAR27[15:0]) : ((VAR27[16] ^ VAR27[15]) ? {VAR27[16], {15{~VAR27[16]}}} : VAR27[15:0]);
assign VAR26 = VAR36;
endmodule | mit |
xuefei1/ElectronicEngineControl | db/ip/niosII_system/submodules/niosII_system_onchip_memory2_0.v | 4,028 | module MODULE1 (
address,
VAR11,
VAR5,
clk,
VAR21,
reset,
write,
VAR28,
VAR18
)
;
parameter VAR31 = "../MODULE1.VAR22";
output [ 31: 0] VAR18;
input [ 11: 0] address;
input [ 3: 0] VAR11;
input VAR5;
input clk;
input VAR21;
input reset;
input write;
input [ 31: 0] VAR28;
wire [ 31: 0] VAR18;
wire VAR3;
assign VAR3 = VAR5 & write;
VAR12 VAR26
(
.VAR10 (address),
.VAR9 (VAR11),
.VAR7 (clk),
.VAR1 (VAR21),
.VAR25 (VAR28),
.VAR19 (VAR18),
.VAR27 (VAR3)
);
VAR26.VAR32 = VAR31,
VAR26.VAR23 = "VAR12",
VAR26.VAR17 = 4096,
VAR26.VAR30 = 4096,
VAR26.VAR13 = "VAR15",
VAR26.VAR2 = "VAR20",
VAR26.VAR6 = "VAR14",
VAR26.VAR29 = "VAR24",
VAR26.VAR16 = 32,
VAR26.VAR8 = 4,
VAR26.VAR33 = 12;
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/and3/sky130_fd_sc_hdll__and3.pp.symbol.v | 1,288 | module MODULE1 (
input VAR7 ,
input VAR2 ,
input VAR4 ,
output VAR1 ,
input VAR5 ,
input VAR3,
input VAR6,
input VAR8
);
endmodule | apache-2.0 |
litex-hub/pythondata-cpu-blackparrot | pythondata_cpu_blackparrot/system_verilog/black-parrot/external/basejump_stl/bsg_misc/bsg_mux_butterfly.v | 1,724 | module MODULE1
, parameter VAR16(VAR12)
, VAR5=VAR2(VAR12)
)
(
input [VAR12-1:0][VAR6-1:0] VAR8
, input [VAR5-1:0] VAR4
, output logic [VAR12-1:0][VAR6-1:0] VAR1
);
logic [VAR5:0][(VAR12*VAR6)-1:0] VAR9;
assign VAR9[0] = VAR8;
for (genvar VAR7 = 0; VAR7 < VAR5; VAR7++) begin: VAR14
for (genvar VAR3 = 0; VAR3 < VAR12/(2**(VAR7+1)); VAR3++) begin: VAR13
VAR10 #(
.VAR6(VAR6*(2**VAR7))
) VAR15 (
.VAR8(VAR9[VAR7][2*VAR6*(2**VAR7)*VAR3+:2*VAR6*(2**VAR7)])
,.VAR11(VAR4[VAR7])
,.VAR1(VAR9[VAR7+1][2*VAR6*(2**VAR7)*VAR3+:2*VAR6*(2**VAR7)])
);
end
end
assign VAR1 = VAR9[VAR5];
endmodule | bsd-3-clause |
intelligenttoasters/CPC2.0 | FPGA/Quartus/custom/usb/wrapper/usbSlave.v | 15,818 | module MODULE1(
VAR152,
VAR55,
VAR38,
VAR95,
VAR139,
VAR167,
VAR143,
VAR26,
VAR126,
VAR50,
VAR72,
VAR122,
VAR131,
VAR28,
VAR98,
VAR71,
VAR80,
VAR146,
VAR118,
VAR90,
VAR48,
VAR128,
VAR42,
VAR31
);
parameter VAR100 = 64;
parameter VAR27 = 6;
parameter VAR108 = 64;
parameter VAR145 = 6;
parameter VAR142 = 64;
parameter VAR119 = 6;
parameter VAR160 = 64;
parameter VAR3 = 6;
input VAR152; input VAR55; input [7:0] VAR38; input [7:0] VAR95; output [7:0] VAR139; input VAR167; input VAR143; output VAR26; input VAR126; output VAR122;
output VAR131;
output VAR28;
output VAR98;
output VAR72;
output VAR50;
input [1:0] VAR71;
output [1:0] VAR146;
output VAR118;
output VAR80;
output VAR90;
output VAR48;
output VAR128;
output VAR42;
input VAR31;
wire VAR152;
wire VAR55;
wire [7:0] VAR38;
wire [7:0] VAR95;
wire [7:0] VAR139;
wire VAR167;
wire VAR143;
wire VAR26;
wire VAR126;
wire VAR122;
wire VAR131;
wire VAR28;
wire VAR98;
wire VAR72;
wire VAR50;
wire [1:0] VAR71;
wire [1:0] VAR146;
wire VAR118;
wire VAR80;
wire VAR90;
wire VAR48;
wire VAR128;
wire VAR42;
wire VAR31;
wire VAR151;
wire VAR79;
wire [7:0] VAR49;
wire [7:0] VAR33;
wire [7:0] VAR32;
wire [7:0] VAR164;
wire VAR2;
wire VAR75;
wire VAR88;
wire VAR58;
wire VAR106;
wire [7:0] VAR83;
wire [7:0] VAR20;
wire [1:0] VAR59;
wire VAR7;
wire [7:0] VAR46;
wire VAR86;
wire [7:0] VAR45;
wire VAR81;
wire VAR57;
wire VAR21;
wire VAR135;
wire VAR54;
wire VAR103;
wire VAR136;
wire VAR25;
wire [7:0] VAR36;
wire [7:0] VAR74;
wire [7:0] VAR102;
wire [7:0] VAR117;
wire VAR91;
wire VAR162;
wire VAR18;
wire VAR70;
wire VAR159;
wire VAR153;
wire VAR144;
wire VAR84;
wire VAR44;
wire VAR24;
wire VAR157;
wire VAR53;
wire [7:0] VAR1;
wire [7:0] VAR116;
wire [7:0] VAR94;
wire [7:0] VAR101;
wire [7:0] VAR113;
wire [7:0] VAR47;
wire [7:0] VAR23;
wire [7:0] VAR99;
wire [7:0] VAR132;
wire VAR43;
wire VAR140;
wire VAR129;
wire VAR14;
wire VAR168;
wire VAR130;
wire VAR68;
wire VAR22;
wire VAR148;
wire VAR82;
wire VAR13;
wire VAR125;
wire VAR163;
assign VAR48 = VAR81;
assign VAR128 = (VAR48 & VAR21);
assign VAR42 = (~VAR48 & VAR21);
VAR109 VAR30(
.VAR141(VAR152),
.VAR148(VAR148),
.VAR126(VAR126),
.VAR82(VAR82),
.VAR120(VAR32),
.VAR92(VAR164),
.VAR138(VAR2),
.VAR39(VAR135),
.VAR37(VAR163),
.VAR16(VAR1),
.VAR21(VAR21),
.VAR165(VAR75),
.VAR161(VAR88),
.VAR154(VAR58),
.VAR6(VAR106),
.VAR69(VAR83),
.VAR17(VAR20),
.VAR31(VAR31),
.VAR93(VAR59),
.VAR4(VAR7),
.VAR127(VAR38[4:0]),
.VAR133(VAR95),
.VAR96(VAR49),
.VAR5(VAR167),
.VAR63(VAR143),
.VAR56(VAR122),
.VAR111(VAR131),
.VAR67(VAR28),
.VAR97(VAR98),
.VAR40(VAR72),
.VAR73(VAR50),
.VAR87(VAR151),
.VAR54(VAR54),
.VAR103(VAR103),
.VAR136(VAR136),
.VAR25(VAR25),
.VAR36(VAR36),
.VAR74(VAR74),
.VAR102(VAR102),
.VAR117(VAR117),
.VAR91(VAR91),
.VAR162(VAR162),
.VAR18(VAR18),
.VAR70(VAR70),
.VAR159(VAR159),
.VAR153(VAR153),
.VAR144(VAR144),
.VAR84(VAR84),
.VAR44(VAR44),
.VAR24(VAR24),
.VAR157(VAR157),
.VAR53(VAR53)
);
VAR137 VAR10 (
.address(VAR38),
.VAR115(VAR95),
.VAR19(VAR139),
.VAR104(VAR167),
.VAR143(VAR143),
.VAR26(VAR26),
.clk(VAR152),
.rst(VAR148),
.VAR134(),
.VAR105(),
.VAR121(),
.VAR151(VAR151),
.VAR43(VAR43),
.VAR140(VAR140),
.VAR129(VAR129),
.VAR14(VAR14),
.VAR168(VAR168),
.VAR130(VAR130),
.VAR68(VAR68),
.VAR22(VAR22),
.VAR79(VAR79),
.VAR76(8'h00),
.VAR150(8'h00),
.VAR29(8'h00),
.VAR49(VAR49),
.VAR116(VAR116),
.VAR94(VAR94),
.VAR101(VAR101),
.VAR113(VAR113),
.VAR47(VAR47),
.VAR23(VAR23),
.VAR99(VAR99),
.VAR132(VAR132),
.VAR33(VAR33)
);
assign VAR45 = VAR20;
assign VAR46 = VAR83;
assign VAR86 = VAR58;
assign VAR81 = VAR88;
assign VAR57 = VAR75;
assign VAR13 = VAR163;
VAR35 VAR51 (
.VAR115(VAR95),
.VAR19(VAR33),
.address(VAR38[0]),
.VAR104(VAR167),
.VAR143(VAR143),
.VAR126(VAR126),
.VAR141(VAR152),
.VAR79(VAR79),
.VAR61(),
.VAR107(VAR55),
.VAR85(VAR148),
.VAR11(VAR82)
);
VAR77 VAR9(
.clk(VAR126),
.rst(VAR82),
.VAR71(VAR71),
.VAR146(VAR146),
.VAR80(VAR80),
.VAR118(VAR118),
.VAR90(VAR90),
.VAR59(VAR59),
.VAR7(VAR7),
.VAR32(VAR32),
.VAR2(VAR2),
.VAR149(VAR164),
.VAR62(VAR45),
.VAR12(VAR46),
.VAR106(VAR106),
.VAR52(VAR86),
.VAR156(VAR81),
.VAR147(VAR57),
.VAR135(VAR135),
.VAR124(VAR13)
);
VAR34 #(VAR100, VAR27) VAR110 (
.VAR126(VAR126),
.VAR141(VAR152),
.VAR148(VAR148),
.VAR82(VAR82),
.VAR114(VAR54),
.VAR112(VAR91),
.VAR127(VAR38[2:0]),
.VAR5(VAR167),
.VAR63(VAR143),
.VAR15(VAR168),
.VAR133(VAR95),
.VAR96(VAR47),
.VAR60(VAR36) );
VAR34 #(VAR108, VAR145) VAR8 (
.VAR126(VAR126),
.VAR141(VAR152),
.VAR148(VAR148),
.VAR82(VAR82),
.VAR114(VAR103),
.VAR112(VAR162),
.VAR127(VAR38[2:0]),
.VAR5(VAR167),
.VAR63(VAR143),
.VAR15(VAR130),
.VAR133(VAR95),
.VAR96(VAR23),
.VAR60(VAR74) );
VAR34 #(VAR142, VAR119) VAR65 (
.VAR126(VAR126),
.VAR141(VAR152),
.VAR148(VAR148),
.VAR82(VAR82),
.VAR114(VAR136),
.VAR112(VAR18),
.VAR127(VAR38[2:0]),
.VAR5(VAR167),
.VAR63(VAR143),
.VAR15(VAR68),
.VAR133(VAR95),
.VAR96(VAR99),
.VAR60(VAR102) );
VAR34 #(VAR160, VAR3) VAR66 (
.VAR126(VAR126),
.VAR141(VAR152),
.VAR148(VAR148),
.VAR82(VAR82),
.VAR114(VAR25),
.VAR112(VAR70),
.VAR127(VAR38[2:0]),
.VAR5(VAR167),
.VAR63(VAR143),
.VAR15(VAR22),
.VAR133(VAR95),
.VAR96(VAR132),
.VAR60(VAR117) );
VAR78 #(VAR100, VAR27) VAR155(
.VAR126(VAR126),
.VAR141(VAR152),
.VAR148(VAR148),
.VAR82(VAR82),
.VAR41(VAR159),
.VAR123(VAR44),
.VAR127(VAR38[2:0]),
.VAR5(VAR167),
.VAR63(VAR143),
.VAR15(VAR43),
.VAR133(VAR95),
.VAR96(VAR116),
.VAR64(VAR1) );
VAR78 #(VAR108, VAR145) VAR89(
.VAR126(VAR126),
.VAR141(VAR152),
.VAR148(VAR148),
.VAR82(VAR82),
.VAR41(VAR153),
.VAR123(VAR24),
.VAR127(VAR38[2:0]),
.VAR5(VAR167),
.VAR63(VAR143),
.VAR15(VAR140),
.VAR133(VAR95),
.VAR96(VAR94),
.VAR64(VAR1) );
VAR78 #(VAR142, VAR119) VAR158(
.VAR126(VAR126),
.VAR141(VAR152),
.VAR148(VAR148),
.VAR82(VAR82),
.VAR41(VAR144),
.VAR123(VAR157),
.VAR127(VAR38[2:0]),
.VAR5(VAR167),
.VAR63(VAR143),
.VAR15(VAR129),
.VAR133(VAR95),
.VAR96(VAR101),
.VAR64(VAR1) );
VAR78 #(VAR160, VAR3) VAR166(
.VAR126(VAR126),
.VAR141(VAR152),
.VAR148(VAR148),
.VAR82(VAR82),
.VAR41(VAR84),
.VAR123(VAR53),
.VAR127(VAR38[2:0]),
.VAR5(VAR167),
.VAR63(VAR143),
.VAR15(VAR14),
.VAR133(VAR95),
.VAR96(VAR113),
.VAR64(VAR1) );
endmodule | gpl-3.0 |
ShepardSiegel/ocpi | coregen/dram_k7_mig12/mig_7series_v1_2/user_design/rtl/ip_top/mem_intfc.v | 31,700 | module MODULE1 #
(
parameter VAR25 = 100,
parameter VAR44 = 64,
parameter VAR38 = "1T",
parameter VAR2 = "0", parameter VAR35 = 3, parameter VAR43 = 2, parameter VAR234 = "8", parameter VAR243 = "VAR204", parameter VAR91 = 1, parameter VAR114 = 4'hc,
parameter VAR143 = 4'hf,
parameter VAR171 = 4'hf,
parameter VAR84 = 4'hf,
parameter VAR13 = 4'hf,
parameter VAR70 = 4'b1111,
parameter VAR227 = 4'b0000,
parameter VAR39 = 4'b0000,
parameter VAR48 = 4'b0000,
parameter VAR135 = 4'b0000,
parameter VAR238 = 48'h000000000000,
parameter VAR195 = 48'h000000000000,
parameter VAR103 = 48'h000000000000,
parameter VAR80
= 144'h000000000000000000000000000000000000,
parameter VAR176
= 192'h000000000000000000000000000000000000000000000000,
parameter VAR93 = 36'h000000000,
parameter VAR192 = 12'h000,
parameter VAR24 = 8'h00,
parameter VAR158 = 120'h000000000000000000000000000000,
parameter VAR186 = 12'h000,
parameter VAR185 = 12'h000,
parameter VAR86 = 12'h000,
parameter VAR23
= 144'h000000000000000000000000000000000000,
parameter VAR241 = 96'h000000000000000000000000,
parameter VAR101 = 96'h000000000000000000000000,
parameter VAR215 = 96'h000000000000000000000000,
parameter VAR132 = 96'h000000000000000000000000,
parameter VAR106 = 96'h000000000000000000000000,
parameter VAR253 = 96'h000000000000000000000000,
parameter VAR247 = 96'h000000000000000000000000,
parameter VAR69 = 96'h000000000000000000000000,
parameter VAR130 = 96'h000000000000000000000000,
parameter VAR32 = 96'h000000000000000000000000,
parameter VAR174 = 96'h000000000000000000000000,
parameter VAR61 = 96'h000000000000000000000000,
parameter VAR74 = 96'h000000000000000000000000,
parameter VAR8 = 96'h000000000000000000000000,
parameter VAR31 = 96'h000000000000000000000000,
parameter VAR203 = 96'h000000000000000000000000,
parameter VAR218 = 96'h000000000000000000000000,
parameter VAR95 = 96'h000000000000000000000000,
parameter VAR214 = 108'h000000000000000000000000000,
parameter VAR51 = 108'h000000000000000000000000000,
parameter VAR97 = 16'h0000, parameter VAR216 = 12'h000, parameter VAR89 = 3'h0, parameter VAR153 = 5,
parameter VAR156 = 12, parameter VAR118 = "VAR111", parameter VAR225 = 1, parameter VAR141 = 1, parameter VAR173 = 5,
parameter VAR249 = 64,
parameter VAR208 = 8,
parameter VAR182 = 1,
parameter VAR72 = "VAR161", parameter VAR205 = 8, parameter VAR33 = 6, parameter VAR55 = 64, parameter VAR165 = 3, parameter VAR157 = 8, parameter VAR142 = "VAR140",
parameter VAR37 = 8, parameter VAR221 = "VAR242",
parameter VAR170 = 8,
parameter VAR76 = 31,
parameter VAR193 = 0, parameter VAR155 = 4,
parameter VAR99 = 4, parameter VAR79 = 1, parameter VAR122 = "VAR12",
parameter VAR102 = "VAR30",
parameter VAR184 = "VAR242" , parameter VAR5 = "VAR242", parameter VAR59 = "VAR111", parameter VAR120 = "VAR138", parameter VAR235 = "VAR152" , parameter VAR16 = "VAR242" , parameter VAR159 = "60" , parameter VAR129 = "120" , parameter VAR230 = 2,
parameter VAR3 = 2500, parameter VAR233 = 40000, parameter VAR117 = 1000000, parameter VAR210 = 37500, parameter VAR85 = 12500, parameter VAR125 = 7800000, parameter VAR145 = 110000, parameter VAR236 = 12500, parameter VAR112 = 10000, parameter VAR223 = 7500, parameter VAR131 = 7500, parameter VAR172 = 128000000, parameter VAR115 = 64, parameter VAR217 = "VAR242" , parameter VAR60 = "VAR242" , parameter VAR121 = "VAR65" , parameter VAR87 = 1,
parameter VAR40 = 4,
parameter VAR126 = 16, parameter [7:0] VAR134 = 8'b00000001,
parameter [7:0] VAR149 = 8'b00000000,
parameter VAR28 = "VAR242",
parameter VAR164 = 300.0,
parameter VAR212 = VAR157,
parameter VAR206 = 0,
parameter VAR207 = 0,
parameter VAR160 = 0,
parameter VAR168 = 144'h11100F0E0D0C0B0A09080706050403020100,
parameter VAR209 = 0,
parameter VAR148 = 0,
parameter VAR1 = 0,
parameter VAR222 = 1, parameter VAR220 = 1, parameter VAR94 = 1 )
(
input VAR179,
input VAR104,
input VAR124,
input VAR71,
input VAR200,
input [VAR35-1:0] VAR92, input clk ,
input [2:0] VAR197, input [VAR156-1:0] VAR18, input VAR47,
input [VAR208-1:0] VAR128,
input VAR146,
input VAR9,
input VAR139,
input VAR201,
input VAR166,
input [VAR165-1:0] VAR244,
input VAR45, input [VAR87-1:0] VAR105, input [2*VAR99-1:0] VAR83,
input [VAR126-1:0] VAR177, input rst, input VAR229, input [7:0] VAR175, input [7:0] VAR34, input VAR62, input [2*VAR99*VAR44-1:0] VAR50,
input [2*VAR99*VAR249/8-1:0] VAR237,
output VAR251, output VAR107, output [VAR43-1:0] VAR228,
output [255:0] VAR188,
output [5*VAR157-1:0] VAR66,
output [5*VAR157-1:0] VAR81,
output [255:0] VAR41,
output [99:0] VAR136,
output [VAR157-1:0] VAR163,
output [4*VAR55-1:0] VAR199,
output [1:0] VAR88,
output [1:0] VAR73,
output [1:0] VAR113,
output [4:0] VAR20,
output VAR52,
output VAR26,
output VAR189,
output VAR119,
output [VAR126-1:0] VAR6, output [VAR35-1:0] VAR57, output VAR110, output [VAR91-1:0] VAR202, output [VAR91-1:0] VAR78 , output [VAR141-1:0] VAR231, output [VAR225*VAR79-1:0] VAR167, output [VAR205-1:0] VAR108, output [VAR40-1:0] VAR232, output VAR191, output VAR137, output VAR17,
output VAR27, output VAR46,
output [VAR76-1:0] VAR246,
output [2*VAR99-1:0] VAR240,
output [2*VAR99-1:0] VAR36,
output wire [2*VAR99*VAR44-1:0] VAR219,
output [VAR208-1:0] VAR98,
output VAR63, output VAR250, output [VAR182-1:0] VAR151, output [VAR208-1:0] VAR183, output VAR190, output [VAR182-1:0] VAR224,
inout [VAR55-1:0] VAR54, inout [VAR157-1:0] VAR226, inout [VAR157-1:0] VAR147 );
localparam VAR77 = 1 + (|VAR149 ? 1 : 0);
localparam VAR123 = (VAR77 == 2)? 8'b00000101 : 8'b00001111;
localparam VAR187 = (VAR77 == 2)? 8'b00001010 : 8'b00000000;
reg [7:0] VAR239;
reg [7:0] VAR64;
reg VAR211 = 1'b0;
reg VAR68 = 1'b0;
reg VAR42 = 1'b0;
wire [VAR99-1:0] VAR248;
wire [VAR99-1:0] VAR67;
wire [VAR99-1:0] VAR14;
wire [VAR99*VAR126-1:0] VAR19;
wire [VAR99*VAR35-1:0] VAR127;
wire [VAR225*VAR79*VAR99-1:0] VAR15;
wire VAR11;
wire [2*VAR99*VAR55-1:0] VAR178;
wire [2*VAR99*VAR55/8-1:0] VAR196;
wire VAR150;
wire VAR7;
wire VAR58;
wire [2:0] VAR245;
wire [1:0] VAR100;
wire [5:0] VAR56;
wire [3:0] VAR22;
wire [3:0] VAR169;
wire [1:0] VAR109;
wire VAR154;
wire VAR133;
wire VAR53;
wire [2*VAR99*VAR55-1:0] VAR75;
wire VAR49;
wire [6*VAR40-1:0] VAR116;
localparam VAR144 = (VAR142 == "VAR140") ? VAR173 : VAR153-1;
generate
if (VAR77 == 1) begin: VAR29
always @ (VAR175[0] or VAR175[1]
or VAR175[2] or VAR175[3]) begin
VAR239 = VAR175;
VAR64 = VAR34;
end
end else if (VAR77 == 2) begin: VAR198
always @ (VAR175[0] or VAR175[1]
or VAR34[0] or VAR34[1]) begin
case ({VAR175[0],VAR175[1],
VAR34[0],VAR34[1]})
4'b1000: begin
VAR239 = 8'b00000001;
VAR64 = 8'b00000000;
end
4'b0010: begin
VAR239 = 8'b00000000;
VAR64 = 8'b00000010;
end
4'b1100: begin
VAR239 = 8'b00000101;
VAR64 = 8'b00000000;
end
4'b0011: begin
VAR239 = 8'b00000000;
VAR64 = 8'b00001010;
end
4'b1010: begin
VAR239 = 8'b00000001;
VAR64 = 8'b00000010;
end
4'b1011: begin
VAR239 = 8'b00000001;
VAR64 = 8'b00001010;
end
4'b1110: begin
VAR239 = 8'b00000101;
VAR64 = 8'b00000010;
end
4'b1111: begin
VAR239 = 8'b00000101;
VAR64 = 8'b00001010;
end
endcase
end
end
endgenerate
VAR162 #
(
.VAR25 (VAR25),
.VAR44 (VAR44),
.VAR76 (VAR76),
.VAR38 (VAR38),
.VAR35 (VAR35),
.VAR43 (VAR43),
.VAR234 (VAR234),
.VAR156 (VAR156),
.VAR118 (VAR118),
.VAR225 (VAR225),
.VAR249 (VAR249),
.VAR208 (VAR208),
.VAR182 (VAR182),
.VAR142 (VAR142),
.VAR157 (VAR157),
.VAR55 (VAR55),
.VAR221 (VAR221),
.VAR170 (VAR170),
.VAR155 (VAR155),
.VAR99 (VAR99),
.VAR77 (VAR77),
.VAR153 (VAR153),
.VAR79 (VAR79),
.VAR173 (VAR144),
.VAR102 (VAR102),
.VAR87 (VAR87),
.VAR40 (VAR40),
.VAR16 (VAR16),
.VAR126 (VAR126),
.VAR159 (VAR159),
.VAR129 (VAR129),
.VAR230 (VAR230),
.VAR134 (VAR123),
.VAR149 (VAR187),
.VAR3 (VAR3),
.VAR233 (VAR233),
.VAR210 (VAR210),
.VAR85 (VAR85),
.VAR125 (VAR125),
.VAR145 (VAR145),
.VAR236 (VAR236),
.VAR112 (VAR112),
.VAR223 (VAR223),
.VAR131 (VAR131),
.VAR172 (VAR172),
.VAR115 (VAR115))
VAR4
(.VAR181 (1'b0),
.VAR213 (1'b0),
.VAR90 (1'b0),
.VAR36 (VAR36),
.VAR240 (VAR240),
.VAR246 (VAR246),
.VAR19 (VAR19),
.VAR22 (VAR22),
.VAR169 (VAR169),
.VAR127 (VAR127),
.VAR67 (VAR67),
.VAR245 (VAR245),
.VAR7 (VAR7),
.VAR15 (VAR15),
.VAR58 (VAR58),
.VAR56 (VAR56),
.VAR100 (VAR100),
.VAR109 (VAR109),
.VAR248 (VAR248),
.VAR11 (VAR11),
.VAR14 (VAR14),
.VAR178 (VAR178),
.VAR150 (VAR150),
.VAR196 (VAR196),
.VAR251 (VAR251),
.VAR107 (VAR107),
.VAR228 (VAR228[VAR43-1:0]),
.VAR98 (VAR98[VAR208-1:0]),
.VAR63 (VAR63),
.VAR250 (VAR250),
.VAR151 (VAR151),
.VAR183 (VAR183[VAR208-1:0]),
.VAR190 (VAR190),
.VAR224 (VAR224),
.VAR219 (VAR219),
.VAR50 (VAR50),
.VAR237 (VAR237),
.VAR46 (VAR46),
.VAR116 (VAR116),
.VAR154 (VAR154),
.VAR133 (VAR133),
.VAR53 (VAR53),
.VAR75 (VAR75),
.VAR49 (VAR49),
.VAR47 (VAR47),
.VAR92 (VAR92[VAR35-1:0]),
.clk (clk),
.VAR197 (VAR197[2:0]),
.VAR18 (VAR18[VAR156-1:0]),
.VAR128 (VAR128[VAR208-1:0]),
.VAR45 (VAR45),
.VAR105 (VAR105[VAR87-1:0]),
.VAR83 (VAR83[2*VAR99-1 :0]),
.VAR177 (VAR177[VAR126-1:0]),
.rst (rst),
.VAR229 (VAR229),
.VAR175 (VAR239[7:0]),
.VAR34 (VAR64[7:0]),
.VAR62 (VAR62));
localparam VAR10 = VAR3 * VAR99;
localparam VAR21 = VAR153;
localparam VAR96 = VAR144;
VAR180: assert property
(@(posedge clk) (~((VAR142 == "VAR82") && ((VAR153 > 6) || (VAR153 < 3)))));
VAR194 #
(
.VAR25 (VAR25),
.VAR164 (VAR164),
.VAR70 (VAR70),
.VAR227 (VAR227),
.VAR39 (VAR39),
.VAR48 (VAR48),
.VAR135 (VAR135),
.VAR238 (VAR238),
.VAR195 (VAR195),
.VAR103 (VAR103),
.VAR80 (VAR80),
.VAR176 (VAR176),
.VAR93 (VAR93),
.VAR192 (VAR192),
.VAR24 (VAR24),
.VAR158 (VAR158),
.VAR186 (VAR186),
.VAR185 (VAR185),
.VAR86 (VAR86),
.VAR23 (VAR23),
.VAR241 (VAR241),
.VAR101 (VAR101),
.VAR215 (VAR215),
.VAR132 (VAR132),
.VAR106 (VAR106),
.VAR253 (VAR253),
.VAR247 (VAR247),
.VAR69 (VAR69),
.VAR130 (VAR130),
.VAR32 (VAR32),
.VAR174 (VAR174),
.VAR61 (VAR61),
.VAR74 (VAR74),
.VAR8 (VAR8),
.VAR31 (VAR31),
.VAR203 (VAR203),
.VAR218 (VAR218),
.VAR95 (VAR95),
.VAR214 (VAR214),
.VAR51 (VAR51),
.VAR97 (VAR97),
.VAR216 (VAR216),
.VAR89 (VAR89),
.VAR79 (VAR79),
.VAR225 (VAR225),
.VAR99 (VAR99),
.VAR141 (VAR141),
.VAR114 (VAR114),
.VAR143 (VAR143),
.VAR171 (VAR171),
.VAR84 (VAR84),
.VAR13 (VAR13),
.VAR72 (VAR72),
.VAR142 (VAR142),
.VAR35 (VAR35),
.VAR91 (VAR91),
.VAR156 (VAR156),
.VAR205 (VAR205),
.VAR55 (VAR55),
.VAR165 (VAR165),
.VAR157 (VAR157),
.VAR37 (VAR37),
.VAR122 (VAR122),
.VAR126 (VAR126),
.VAR2 (VAR2),
.VAR38 (VAR38),
.VAR234 (VAR234),
.VAR243 (VAR243),
.VAR153 (VAR21),
.VAR173 (VAR96),
.VAR145 (VAR145),
.VAR3 (VAR3),
.VAR235 (VAR235),
.VAR40 (VAR40),
.VAR16 (VAR16),
.VAR159 (VAR159),
.VAR129 (VAR129),
.VAR149 (VAR149),
.VAR217 (VAR217),
.VAR59 (VAR59),
.VAR120 (VAR120),
.VAR28 (VAR28),
.VAR222 (VAR222),
.VAR220 (VAR220),
.VAR94 (VAR94),
.VAR60 (VAR60)
)
VAR252
(
.VAR116 (VAR116),
.VAR78 (VAR78),
.VAR202 (VAR202),
.VAR6 (VAR6),
.VAR57 (VAR57),
.VAR191 (VAR191),
.VAR110 (VAR110),
.VAR27 (VAR27),
.VAR167 (VAR167),
.VAR231 (VAR231),
.VAR232 (VAR232),
.VAR137 (VAR137),
.VAR17 (VAR17),
.VAR108 (VAR108),
.VAR188 (VAR188),
.VAR66 (VAR66),
.VAR81 (VAR81),
.VAR41 (VAR41),
.VAR136 (VAR136),
.VAR163 (VAR163),
.VAR199 (VAR199),
.VAR88 (VAR88),
.VAR73 (VAR73),
.VAR113 (VAR113),
.VAR20 (VAR20),
.VAR52 (VAR52),
.VAR26 (VAR26),
.VAR189 (VAR189),
.VAR119 (VAR119),
.VAR46 (VAR46),
.VAR19 (VAR19),
.VAR22 (VAR22),
.VAR169 (VAR169),
.VAR127 (VAR127),
.VAR67 (VAR67),
.VAR245 (VAR245),
.VAR7 (VAR7),
.VAR100 (VAR100),
.VAR15 (VAR15),
.VAR58 (VAR58),
.VAR56 (VAR56),
.VAR109 (VAR109),
.VAR248 (VAR248),
.VAR11 (VAR11),
.VAR14 (VAR14),
.VAR178 (VAR178),
.VAR150 (VAR150),
.VAR196 (VAR196),
.VAR124 (VAR124),
.VAR154 (VAR154),
.VAR133 (VAR133),
.VAR53 (VAR53),
.VAR75 (VAR75),
.VAR49 (VAR49),
.VAR71 (VAR71),
.VAR200 (VAR200),
.VAR147 (VAR147),
.VAR226 (VAR226),
.VAR54 (VAR54),
.VAR179 (VAR179),
.VAR104 (VAR104),
.clk (clk),
.rst (rst),
.VAR175 (VAR175),
.VAR34 (VAR34),
.VAR139 (VAR139),
.VAR146 (VAR146),
.VAR201 (VAR201),
.VAR9 (VAR9),
.VAR244 (VAR244),
.VAR166 (VAR166)
);
endmodule | lgpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/inputiso0p/sky130_fd_sc_lp__inputiso0p_lp.v | 2,272 | module MODULE1 (
VAR1 ,
VAR2 ,
VAR8,
VAR5 ,
VAR3 ,
VAR4 ,
VAR7
);
output VAR1 ;
input VAR2 ;
input VAR8;
input VAR5 ;
input VAR3 ;
input VAR4 ;
input VAR7 ;
VAR6 VAR9 (
.VAR1(VAR1),
.VAR2(VAR2),
.VAR8(VAR8),
.VAR5(VAR5),
.VAR3(VAR3),
.VAR4(VAR4),
.VAR7(VAR7)
);
endmodule
module MODULE1 (
VAR1 ,
VAR2 ,
VAR8
);
output VAR1 ;
input VAR2 ;
input VAR8;
supply1 VAR5;
supply0 VAR3;
supply1 VAR4 ;
supply0 VAR7 ;
VAR6 VAR9 (
.VAR1(VAR1),
.VAR2(VAR2),
.VAR8(VAR8)
);
endmodule | apache-2.0 |
rkrajnc/minimig-mist | rtl/minimig/userio_osd.v | 18,275 | module MODULE1
(
input clk, input VAR99,
input VAR103,
input reset, input VAR3, input VAR91,
input VAR11, input VAR60, input VAR63,
input [7:0] VAR85, input VAR74, input VAR29, output VAR69, input VAR83, output VAR49, output VAR55, output reg VAR42 = 0, output reg VAR21 = 0, output reg [1:0] VAR70 = 0,
output reg [1:0] VAR19 = 0,
output reg [6:0] VAR1 = 7'b0000101,
output reg [4:0] VAR26 = 0,
output reg [3:0] VAR75 = 0,
output reg [1:0] VAR6 = 0,
output reg [1:0] VAR18 = 0,
output reg [2:0] VAR25 = 0, output reg [3:0] VAR94 = 0,
output reg [1:0] VAR62 = 0,
output reg VAR34 = 0,
output reg VAR88=1'b0,
output reg VAR86=1'b1,
output reg VAR22=1'b1,
output wire VAR71,
output reg VAR51,
output wire [ 24-1:0] VAR79,
output reg VAR7,
output reg [ 2-1:0] VAR46,
output wire [ 16-1:0] VAR95,
input wire [ 16-1:0] VAR31,
input wire VAR64
);
reg [10:0] VAR8; reg [8:0] VAR77; reg [7:0] VAR47 [0:2048-1]; wire VAR58; reg [7:0] VAR97; reg [10:0] VAR45; wire [7:0] VAR98; wire VAR48;
reg [3:0] VAR80; reg VAR78; reg [5:0] VAR37;
reg VAR9;
reg [6:0] VAR81 = 7'b0000101;
reg [2:0] VAR101 = 0;
reg [3:0] VAR24 = 0;
reg [4:0] VAR33 = 0;
always @(posedge clk)
if (VAR99) begin
if (reset)
begin
VAR26 <= VAR33;
VAR25 <= VAR101;
VAR94[1:0] <= VAR24[1:0];
VAR1[5:0] <= VAR81[5:0];
end
end
always @(posedge clk) begin
if (VAR99) begin
VAR94[3:2] <= VAR24[3:2];
VAR1[6] <= VAR81[6];
end
end
always @(posedge clk)
if (VAR11 && !VAR3 && !VAR91)
VAR8 <= 11'd0;
else
VAR8 <= VAR8 + 11'd1;
always @(posedge clk)
if (VAR99) begin
if (VAR60)
VAR77 <= 9'd0;
end
else if (VAR11)
VAR77 <= VAR77 + 9'd1;
end
always @(posedge clk)
if (VAR99) begin
if (VAR11)
VAR37[5:0] <= VAR77[5:0];
end
wire VAR87;
wire VAR68;
wire VAR40;
assign VAR87 = (VAR8[7] & VAR8[8] & VAR8[9] & ~VAR8[10]) | (~VAR8[8] & ~VAR8[9] & VAR8[10]) | (~VAR8[7] & VAR8[8] & ~VAR8[9] & VAR8[10]);
assign VAR68 = ~VAR8[10] & ~VAR8[9];
assign VAR40 = VAR87;
reg VAR66;
always @(posedge clk)
if (VAR99) begin
if (!VAR77[8] && VAR77[7] && !VAR77[6])
VAR66 <= 1;
end
else if (VAR77[0])
VAR66 <= 0;
end
always @(posedge clk)
if (VAR99) begin
if (VAR11)
VAR9 <= VAR66;
end
reg VAR14;
always @(posedge clk)
if (VAR99) begin
if (VAR60)
VAR14 <= VAR42;
end
assign VAR58 = VAR66 & VAR40 & VAR14;
always @(posedge clk)
if (VAR99) begin
if (~VAR80[3] && VAR77[5:3]==VAR80[2:0] && !VAR77[6])
VAR78 <= 1;
end
else if (VAR77[0])
VAR78 <= 0;
end
assign VAR55 = VAR78 ^ (VAR9 & VAR97[VAR37[2:0]]);
assign VAR49 = VAR58;
always @(posedge clk) begin if (VAR99) begin
if (VAR48)
VAR47[VAR45[10:0]] <= VAR98[7:0];
end
end
always @(posedge clk) VAR97[7:0] <= VAR47[{VAR37[5:3],VAR8[8]^VAR8[7],~VAR8[7],VAR8[6:1]}];
wire VAR50;
wire VAR59;
reg VAR84; wire VAR57;
reg VAR90;
wire VAR23;
wire [7:0] VAR32;
VAR44 VAR4
(
.clk(clk),
.VAR99(VAR99),
.VAR103(VAR103),
.VAR74(VAR74),
.VAR29(VAR29),
.VAR69(VAR69),
.VAR83(VAR83),
.in(VAR32),
.out(VAR98),
.VAR50(VAR50),
.VAR59(VAR59),
.VAR57(VAR57)
);
always @ (posedge clk) begin
if (VAR99) begin
VAR90 <= VAR57;
end
end
assign VAR23 = ~VAR57 && VAR90;
localparam [5:0]
VAR72 = 6'b000010,
VAR20 = 6'b000110,
VAR56 = 6'b001010,
VAR65 = 6'b000001,
VAR102 = 6'b000101,
VAR73 = 6'b001001,
VAR52 = 6'b001101,
VAR54 = 6'b010001,
VAR5 = 6'b010101,
VAR38 = 6'b011001,
VAR13 = 6'b000011,
VAR41 = 6'b000111,
VAR82 = 6'b100010,
VAR92 = 6'b100111;
reg [5:0] VAR100 = 6'h00;
always @ (posedge clk) begin
if (VAR99) begin
if (VAR50 && VAR59) VAR100 <= VAR98[7:2];
end
end
reg [2:0] VAR96 = 3'h0;
always @ (posedge clk) begin
if (VAR99) begin
if (VAR50 && VAR59)
VAR96 <= 3'h0;
end
else if (VAR50 && (VAR96 != 4))
VAR96 <= VAR96 + 3'h1;
end
end
reg VAR16 = 1'b0;
reg VAR61 = 1'b0;
reg VAR89 = 1'b0;
reg VAR12 = 1'b0;
reg VAR35 = 1'b0;
reg VAR53 = 1'b0;
reg VAR43 = 1'b0;
reg VAR67 = 1'b0;
reg VAR10 = 1'b0;
reg VAR36 = 1'b0;
reg VAR15 = 1'b0;
reg VAR30 = 1'b0;
reg VAR17 = 1'b0;
reg VAR27 = 1'b0;
always @ begin
case (VAR96[2:0])
2'b00 : VAR28 = VAR39;
2'b01 : VAR28 = VAR76;
2'b10 : VAR28 = VAR2;
default : VAR28 = VAR93;
endcase
end
assign VAR32 = (VAR17) ? VAR28 :
(VAR27) ? 8'd00 : VAR85;
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/nand3b/sky130_fd_sc_lp__nand3b.pp.blackbox.v | 1,320 | module MODULE1 (
VAR2 ,
VAR3 ,
VAR5 ,
VAR7 ,
VAR4,
VAR8,
VAR6 ,
VAR1
);
output VAR2 ;
input VAR3 ;
input VAR5 ;
input VAR7 ;
input VAR4;
input VAR8;
input VAR6 ;
input VAR1 ;
endmodule | apache-2.0 |
mistryalok/Zedboard | learning/opencv_hls/xapp1167_vivado/sw/fast-corner/prj/solution1/impl/ip/hdl/verilog/image_filter_Block_Mat_exit1222_proc1.v | 14,243 | module MODULE1 (
VAR40,
VAR15,
VAR52,
VAR43,
VAR76,
VAR53,
VAR11,
VAR50,
VAR16,
VAR22,
VAR6,
VAR51,
VAR63,
VAR41,
VAR34,
VAR81,
VAR42,
VAR32,
VAR84,
VAR12,
VAR49,
VAR30,
VAR28,
VAR3,
VAR66
);
parameter VAR78 = 1'b1;
parameter VAR4 = 1'b0;
parameter VAR36 = 2'b1;
parameter VAR46 = 2'b10;
parameter VAR1 = 32'b00000000000000000000000000000000;
parameter VAR83 = 1'b1;
parameter VAR75 = 32'b1;
parameter VAR74 = 12'b000000000000;
parameter VAR24 = 1'b1;
input VAR40;
input VAR15;
input VAR52;
output VAR43;
input VAR76;
output VAR53;
output VAR11;
input [11:0] VAR50;
input [11:0] VAR16;
input [11:0] VAR22;
input [11:0] VAR6;
input [7:0] VAR51;
input VAR63;
output VAR41;
input [7:0] VAR34;
input VAR81;
output VAR42;
input [7:0] VAR32;
input VAR84;
output VAR12;
output [7:0] VAR49;
input VAR30;
output VAR28;
output [11:0] VAR3;
output [11:0] VAR66;
reg VAR43;
reg VAR53;
reg VAR11;
reg VAR41;
reg VAR42;
reg VAR12;
reg VAR28;
reg[11:0] VAR3;
reg[11:0] VAR66;
reg VAR19 = 1'b0;
reg [1:0] VAR72 = 2'b1;
reg VAR38;
reg VAR79;
reg VAR68;
wire VAR70;
wire VAR77;
wire VAR20;
wire VAR14;
wire [11:0] VAR35;
wire [11:0] VAR18;
wire [7:0] VAR56;
wire VAR73;
wire VAR47;
wire [7:0] VAR5;
wire VAR37;
wire VAR85;
wire [7:0] VAR69;
wire VAR82;
wire VAR44;
wire [7:0] VAR2;
wire VAR17;
wire VAR55;
reg VAR60 = 1'b0;
reg VAR39;
reg VAR26;
reg [11:0] VAR21 = 12'b000000000000;
reg [11:0] VAR65 = 12'b000000000000;
reg [1:0] VAR8;
VAR48 VAR9(
.VAR40( VAR40 ),
.VAR15( VAR15 ),
.VAR52( VAR70 ),
.VAR43( VAR77 ),
.VAR53( VAR20 ),
.VAR11( VAR14 ),
.VAR57( VAR35 ),
.VAR61( VAR18 ),
.VAR31( VAR56 ),
.VAR54( VAR73 ),
.VAR10( VAR47 ),
.VAR33( VAR5 ),
.VAR7( VAR37 ),
.VAR27( VAR85 ),
.VAR80( VAR69 ),
.VAR29( VAR82 ),
.VAR23( VAR44 ),
.VAR25( VAR2 ),
.VAR58( VAR17 ),
.VAR13( VAR55 )
);
always @ (posedge VAR40)
begin : VAR71
if (VAR15 == 1'b1) begin
VAR72 <= VAR36;
end else begin
VAR72 <= VAR8;
end
end
always @ (posedge VAR40)
begin : VAR45
if (VAR15 == 1'b1) begin
VAR19 <= VAR4;
end else begin
if ((VAR78 == VAR76)) begin
VAR19 <= VAR4;
end else if (((VAR78 == VAR39) & ~(VAR4 == VAR77))) begin
VAR19 <= VAR78;
end
end
end
always @ (posedge VAR40)
begin : VAR62
if (VAR15 == 1'b1) begin
VAR21 <= VAR74;
end else begin
if (((VAR78 == VAR39) & ~(VAR4 == VAR77))) begin
VAR21 <= VAR50;
end
end
end
always @ (posedge VAR40)
begin : VAR64
if (VAR15 == 1'b1) begin
VAR65 <= VAR74;
end else begin
if (((VAR78 == VAR39) & ~(VAR4 == VAR77))) begin
VAR65 <= VAR16;
end
end
end
always @ (posedge VAR40)
begin : VAR67
if (VAR15 == 1'b1) begin
VAR60 <= VAR4;
end else begin
if (((VAR78 == VAR38) & ~VAR68)) begin
VAR60 <= VAR78;
end else if ((VAR78 == VAR14)) begin
VAR60 <= VAR4;
end
end
end
always @ (VAR19 or VAR77 or VAR39)
begin
if (((VAR78 == VAR19) | ((VAR78 == VAR39) & ~(VAR4 == VAR77)))) begin
VAR43 = VAR78;
end else begin
VAR43 = VAR4;
end
end
always @ (VAR52 or VAR38)
begin
if ((~(VAR78 == VAR52) & (VAR78 == VAR38))) begin
VAR53 = VAR78;
end else begin
VAR53 = VAR4;
end
end
always @ (VAR77 or VAR39)
begin
if (((VAR78 == VAR39) & ~(VAR4 == VAR77))) begin
VAR11 = VAR78;
end else begin
VAR11 = VAR4;
end
end
always @ (VAR50 or VAR77 or VAR39 or VAR21)
begin
if (((VAR78 == VAR39) & ~(VAR4 == VAR77))) begin
VAR3 = VAR50;
end else begin
VAR3 = VAR21;
end
end
always @ (VAR16 or VAR77 or VAR39 or VAR65)
begin
if (((VAR78 == VAR39) & ~(VAR4 == VAR77))) begin
VAR66 = VAR16;
end else begin
VAR66 = VAR65;
end
end
always @ (VAR79)
begin
if (VAR79) begin
VAR38 = VAR78;
end else begin
VAR38 = VAR4;
end
end
always @ (VAR26)
begin
if (VAR26) begin
VAR39 = VAR78;
end else begin
VAR39 = VAR4;
end
end
always @ (VAR38 or VAR55 or VAR39)
begin
if (((VAR78 == VAR38) | (VAR78 == VAR39))) begin
VAR28 = VAR55;
end else begin
VAR28 = VAR4;
end
end
always @ (VAR38 or VAR47 or VAR39)
begin
if (((VAR78 == VAR38) | (VAR78 == VAR39))) begin
VAR41 = VAR47;
end else begin
VAR41 = VAR4;
end
end
always @ (VAR38 or VAR85 or VAR39)
begin
if (((VAR78 == VAR38) | (VAR78 == VAR39))) begin
VAR42 = VAR85;
end else begin
VAR42 = VAR4;
end
end
always @ (VAR38 or VAR44 or VAR39)
begin
if (((VAR78 == VAR38) | (VAR78 == VAR39))) begin
VAR12 = VAR44;
end else begin
VAR12 = VAR4;
end
end
always @ (VAR72 or VAR68 or VAR77)
begin
case (VAR72)
VAR36 :
begin
if (~VAR68) begin
VAR8 = VAR46;
end else begin
VAR8 = VAR36;
end
end
VAR46 :
begin
if (~(VAR4 == VAR77)) begin
VAR8 = VAR36;
end else begin
VAR8 = VAR46;
end
end
default :
begin
VAR8 = 'VAR59;
end
endcase
end
always @ (VAR72)
begin
VAR79 = (VAR72[VAR1] == VAR83);
end
always @ (VAR52 or VAR19)
begin
VAR68 = ((VAR52 == VAR4) | (VAR19 == VAR78));
end
always @ (VAR72)
begin
VAR26 = (VAR83 == VAR72[VAR75]);
end
assign VAR49 = VAR2;
assign VAR70 = VAR60;
assign VAR17 = VAR30;
assign VAR18 = VAR6;
assign VAR56 = VAR51;
assign VAR73 = VAR63;
assign VAR5 = VAR34;
assign VAR37 = VAR81;
assign VAR69 = VAR32;
assign VAR82 = VAR84;
assign VAR35 = VAR22;
endmodule | gpl-3.0 |
r2t2sdr/r2t2 | fpga/modules/adi_hdl/library/common/up_adc_channel.v | 14,005 | module MODULE1 (
VAR59,
VAR74,
VAR56,
VAR23,
VAR38,
VAR40,
VAR19,
VAR10,
VAR48,
VAR26,
VAR72,
VAR20,
VAR73,
VAR44,
VAR37,
VAR7,
VAR81,
VAR32,
VAR63,
VAR51,
VAR24,
VAR77,
VAR21,
VAR25,
VAR80,
VAR3,
VAR76,
VAR67,
VAR47,
VAR42,
VAR68,
VAR83,
VAR61,
VAR34,
VAR39,
VAR14,
VAR78,
VAR49,
VAR58,
VAR15,
VAR18,
VAR50,
VAR75,
VAR12);
parameter VAR5 = 4'h0;
input VAR59;
input VAR74;
output VAR56;
output VAR23;
output VAR38;
output VAR40;
output VAR19;
output VAR10;
output [15:0] VAR48;
output [15:0] VAR26;
output [15:0] VAR72;
output [15:0] VAR20;
output [ 3:0] VAR73;
output [ 3:0] VAR44;
input VAR37;
input VAR7;
input VAR81;
output VAR32;
output VAR63;
output VAR51;
output VAR24;
output VAR77;
output [ 7:0] VAR21;
output [ 7:0] VAR25;
output [ 7:0] VAR80;
output [15:0] VAR3;
output [15:0] VAR76;
input VAR67;
input VAR47;
input [ 7:0] VAR42;
input [ 7:0] VAR68;
input [ 7:0] VAR83;
input [15:0] VAR61;
input [15:0] VAR34;
input VAR39;
input VAR14;
input VAR78;
input [13:0] VAR49;
input [31:0] VAR58;
output VAR15;
input VAR18;
input [13:0] VAR50;
output [31:0] VAR75;
output VAR12;
reg VAR15 = 'd0;
reg VAR41 = 'd0;
reg VAR17 = 'd0;
reg VAR82 = 'd0;
reg VAR6 = 'd0;
reg VAR43 = 'd0;
reg VAR11 = 'd0;
reg VAR70 = 'd0;
reg VAR35 = 'd0;
reg VAR8 = 'd0;
reg VAR32 = 'd0;
reg VAR63 = 'd0;
reg VAR51 = 'd0;
reg [15:0] VAR1 = 'd0;
reg [15:0] VAR66 = 'd0;
reg [15:0] VAR28 = 'd0;
reg [15:0] VAR53 = 'd0;
reg [ 3:0] VAR69 = 'd0;
reg [ 3:0] VAR54 = 'd0;
reg VAR24 = 'd0;
reg VAR77 = 'd0;
reg [ 7:0] VAR21 = 'd0;
reg [ 7:0] VAR25 = 'd0;
reg [ 7:0] VAR80 = 'd0;
reg [15:0] VAR3 = 'd0;
reg [15:0] VAR76 = 'd0;
reg VAR12 = 'd0;
reg [31:0] VAR75 = 'd0;
reg [15:0] VAR62 = 'd0;
reg [15:0] VAR4 = 'd0;
reg [ 3:0] VAR60 = 'd0;
reg [ 3:0] VAR46 = 'd0;
wire VAR52;
wire VAR64;
wire VAR2;
wire VAR22;
wire VAR65;
function [15:0] VAR45;
input [15:0] din;
reg [15:0] VAR30;
reg [15:0] VAR57;
reg [15:0] dout;
begin
VAR30 = {1'b0, din[14:0]};
VAR57 = ~VAR30 + 1'b1;
dout = (din[15] == 1'b1) ? VAR57 : VAR30;
VAR45 = dout;
end
endfunction
assign VAR52 = ((VAR49[13:8] == 6'h01) && (VAR49[7:4] == VAR5)) ? VAR78 : 1'b0;
assign VAR64 = ((VAR50[13:8] == 6'h01) && (VAR50[7:4] == VAR5)) ? VAR18 : 1'b0;
always @(negedge VAR39 or posedge VAR14) begin
if (VAR39 == 0) begin
VAR15 <= 'd0;
VAR41 <= 'd0;
VAR17 <= 'd0;
VAR82 <= 'd0;
VAR6 <= 'd0;
VAR43 <= 'd0;
VAR11 <= 'd0;
VAR70 <= 'd0;
VAR35 <= 'd0;
VAR8 <= 'd0;
VAR32 <= 'd0;
VAR63 <= 'd0;
VAR51 <= 'd0;
VAR1 <= 'd0;
VAR66 <= 'd0;
VAR28 <= 'd0;
VAR53 <= 'd0;
VAR69 <= 'd0;
VAR54 <= 'd0;
VAR24 <= 'd0;
VAR77 <= 'd0;
VAR21 <= 'd0;
VAR25 <= 'd0;
VAR80 <= 'd0;
VAR3 <= 'd0;
VAR76 <= 'd0;
end else begin
VAR15 <= VAR52;
if ((VAR52 == 1'b1) && (VAR49[3:0] == 4'h0)) begin
VAR41 <= VAR58[11];
VAR17 <= VAR58[10];
VAR82 <= VAR58[9];
VAR6 <= VAR58[8];
VAR43 <= VAR58[6];
VAR11 <= VAR58[5];
VAR70 <= VAR58[4];
VAR35 <= VAR58[1];
VAR8 <= VAR58[0];
end
if (VAR2 == 1'b1) begin
VAR32 <= 1'b1;
end else if ((VAR52 == 1'b1) && (VAR49[3:0] == 4'h1)) begin
VAR32 <= VAR32 & ~VAR58[2];
end
if (VAR22 == 1'b1) begin
VAR63 <= 1'b1;
end else if ((VAR52 == 1'b1) && (VAR49[3:0] == 4'h1)) begin
VAR63 <= VAR63 & ~VAR58[1];
end
if (VAR65 == 1'b1) begin
VAR51 <= 1'b1;
end else if ((VAR52 == 1'b1) && (VAR49[3:0] == 4'h1)) begin
VAR51 <= VAR51 & ~VAR58[0];
end
if ((VAR52 == 1'b1) && (VAR49[3:0] == 4'h4)) begin
VAR1 <= VAR58[31:16];
VAR66 <= VAR58[15:0];
end
if ((VAR52 == 1'b1) && (VAR49[3:0] == 4'h5)) begin
VAR28 <= VAR58[31:16];
VAR53 <= VAR58[15:0];
end
if ((VAR52 == 1'b1) && (VAR49[3:0] == 4'h6)) begin
VAR69 <= VAR58[19:16];
VAR54 <= VAR58[3:0];
end
if ((VAR52 == 1'b1) && (VAR49[3:0] == 4'h8)) begin
VAR24 <= VAR58[25];
VAR77 <= VAR58[24];
VAR21 <= VAR58[23:16];
VAR25 <= VAR58[15:8];
VAR80 <= VAR58[7:0];
end
if ((VAR52 == 1'b1) && (VAR49[3:0] == 4'h9)) begin
VAR3 <= VAR58[31:16];
VAR76 <= VAR58[15:0];
end
end
end
always @(negedge VAR39 or posedge VAR14) begin
if (VAR39 == 0) begin
VAR12 <= 'd0;
VAR75 <= 'd0;
end else begin
VAR12 <= VAR64;
if (VAR64 == 1'b1) begin
case (VAR50[3:0])
4'h0: VAR75 <= {20'd0, VAR41, VAR17,
VAR82, VAR6,
1'd0, VAR43, VAR11, VAR70,
2'd0, VAR35, VAR8};
4'h1: VAR75 <= {29'd0, VAR32, VAR63, VAR51};
4'h4: VAR75 <= {VAR1, VAR66};
4'h5: VAR75 <= {VAR28, VAR53};
4'h6: VAR75 <= {12'd0, VAR69, 12'd0, VAR54};
4'h8: VAR75 <= {6'd0, VAR67, VAR47,
VAR42, VAR68,
VAR83};
4'h9: VAR75 <= {VAR61, VAR34};
default: VAR75 <= 0;
endcase
end else begin
VAR75 <= 32'd0;
end
end
end
always @(negedge VAR39 or posedge VAR14) begin
if (VAR39 == 0) begin
VAR62 <= 16'd0;
VAR4 <= 16'd0;
end else begin
VAR62 <= VAR45(VAR28);
VAR4 <= VAR45(VAR53);
end
end
always @(negedge VAR39 or posedge VAR14) begin
if (VAR39 == 0) begin
VAR60 <= 4'd0;
VAR46 <= 4'd0;
end else begin
case ({VAR35, VAR17})
2'b10: VAR60 <= 4'h1;
2'b01: VAR60 <= 4'h9;
default: VAR60 <= VAR69;
endcase
if (VAR41 == 1'b1) begin
VAR46 <= 4'h1;
end else begin
VAR46 <= VAR54;
end
end
end
VAR71 #(.VAR33(78)) VAR16 (
.VAR39 (VAR39),
.VAR14 (VAR14),
.VAR55 ({ VAR82,
VAR6,
VAR43,
VAR11,
VAR70,
VAR8,
VAR1,
VAR66,
VAR62,
VAR4,
VAR60,
VAR46}),
.VAR29 (),
.VAR13 (VAR74),
.VAR27 (VAR59),
.VAR9 ({ VAR23,
VAR38,
VAR40,
VAR19,
VAR10,
VAR56,
VAR48,
VAR26,
VAR72,
VAR20,
VAR73,
VAR44}));
VAR79 #(.VAR33(3)) VAR36 (
.VAR39 (VAR39),
.VAR14 (VAR14),
.VAR31 ({VAR2,
VAR22,
VAR65}),
.VAR13 (VAR74),
.VAR27 (VAR59),
.VAR84 ({ VAR37,
VAR7,
VAR81}));
endmodule | gpl-3.0 |
ptracton/vscale_soc | rtl/wb_intercon-1.0/rtl/verilog/wb_data_resize.v | 1,733 | module MODULE1
input [VAR2-1:0] VAR10,
input [3:0] VAR24,
input VAR1,
input VAR11,
input VAR14,
input [2:0] VAR20,
input [1:0] VAR3,
output [VAR2-1:0] VAR23,
output VAR26,
output VAR4,
output VAR6,
output [VAR21-1:0] VAR9,
output [VAR18-1:0] VAR15,
output VAR17,
output VAR8,
output VAR22,
output [2:0] VAR5,
output [1:0] VAR13,
input [VAR18-1:0] VAR7,
input VAR12,
input VAR25,
input VAR16);
assign VAR9[VAR21-1:2] = VAR19[VAR21-1:2];
assign VAR9[1:0] = VAR24[3] ? 2'd0 :
VAR24[2] ? 2'd1 :
VAR24[1] ? 2'd2 : 2'd3;
assign VAR15 = VAR24[3] ? VAR10[31:24] :
VAR24[2] ? VAR10[23:16] :
VAR24[1] ? VAR10[15:8] :
VAR24[0] ? VAR10[7:0] : 8'b0;
assign VAR17 = VAR1;
assign VAR8 = VAR11;
assign VAR22 = VAR14;
assign VAR5 = VAR20;
assign VAR13 = VAR3;
assign VAR23 = (VAR24[3]) ? {VAR7, 24'd0} :
(VAR24[2]) ? {8'd0 , VAR7, 16'd0} :
(VAR24[1]) ? {16'd0, VAR7, 8'd0} :
{24'd0, VAR7};
assign VAR26 = VAR12;
assign VAR4 = VAR25;
assign VAR6 = VAR16;
endmodule | mit |
tmatsuya/milkymist-ml401 | cores/lm32/rtl/er1.v | 7,357 | module MODULE1 (input VAR9,
input VAR16,
output VAR14,
output reg VAR17,
input VAR22,
input VAR10,
input VAR24,
input VAR18,
input [14:0] VAR25,
output reg [14:0] VAR2,
input VAR15,
output VAR7,
output VAR31);
wire VAR20;
wire VAR19;
wire [3:0] VAR38;
wire [9:0] VAR27;
wire VAR23;
assign VAR14 = VAR27[0];
VAR8 VAR13 (.VAR4(VAR9),
.VAR34(VAR24),
.VAR35(VAR18),
.VAR26(VAR27[1]),
.VAR29(VAR27[0]),
.VAR12(1'b0),
.VAR5(VAR23));
VAR8 VAR32 (.VAR4(VAR9),
.VAR34(VAR24),
.VAR35(VAR18),
.VAR26(VAR27[2]),
.VAR29(VAR27[1]),
.VAR12(1'b0),
.VAR5(VAR23));
VAR8 VAR3 (.VAR4(VAR9),
.VAR34(VAR24),
.VAR35(VAR18),
.VAR26(VAR27[3]),
.VAR29(VAR27[2]),
.VAR12(1'b1),
.VAR5(VAR23));
VAR36 VAR1 (.VAR4(VAR9),
.VAR34(VAR24),
.VAR35(VAR18),
.VAR26(VAR27[4]),
.VAR29(VAR27[3]),
.VAR30(VAR20),
.VAR12(VAR20),
.VAR5(VAR23),
.VAR33(VAR10));
assign VAR31 = VAR20;
VAR36 VAR6 (.VAR4(VAR9),
.VAR34(VAR24),
.VAR35(VAR18),
.VAR26(VAR27[5]),
.VAR29(VAR27[4]),
.VAR30(VAR19),
.VAR12(VAR19),
.VAR5(VAR23),
.VAR33(VAR10)
);
assign VAR7 = VAR19;
VAR36 VAR21 (.VAR4(VAR9),
.VAR34(VAR24),
.VAR35(VAR18),
.VAR26(VAR27[6]),
.VAR29(VAR27[5]),
.VAR30(VAR38[0]),
.VAR12(VAR38[0]),
.VAR5(VAR23),
.VAR33(VAR10));
VAR36 VAR11 (.VAR4(VAR9),
.VAR34(VAR24),
.VAR35(VAR18),
.VAR26(VAR27[7]),
.VAR29(VAR27[6]),
.VAR30(VAR38[1]),
.VAR12(VAR38[1]),
.VAR5(VAR23),
.VAR33(VAR10));
VAR36 VAR28 (.VAR4(VAR9),
.VAR34(VAR24),
.VAR35(VAR18),
.VAR26(VAR27[8]),
.VAR29(VAR27[7]),
.VAR30(VAR38[2]),
.VAR12(VAR38[2]),
.VAR5(VAR23),
.VAR33(VAR10));
VAR36 VAR37 (.VAR4(VAR9),
.VAR34(VAR24),
.VAR35(VAR18),
.VAR26(VAR27[9]),
.VAR29(VAR27[8]),
.VAR30(VAR38[3]),
.VAR12(VAR38[3]),
.VAR5(VAR23),
.VAR33(VAR10)
);
assign VAR27[9] = VAR16;
assign VAR23 = !VAR22 & VAR18;
always @ (VAR38,VAR15, VAR25)
begin
case (VAR38)
4'h0: begin
VAR2 <= 15'b000000000000000;
VAR17 <= VAR15;
end
4'h1: begin
VAR2 <= 15'b000000000000001;
VAR17 <= VAR25[0];
end
4'h2: begin
VAR2 <= 15'b000000000000010;
VAR17 <= VAR25[1];
end
4'h3: begin
VAR2 <= 15'b000000000000100;
VAR17 <= VAR25[2];
end
4'h4: begin
VAR2 <= 15'b000000000001000;
VAR17 <= VAR25[3];
end
4'h5: begin
VAR2 <= 15'b000000000010000;
VAR17 <= VAR25[4];
end
4'h6: begin
VAR2 <= 15'b000000000100000;
VAR17 <= VAR25[5];
end
4'h7: begin
VAR2 <= 15'b000000001000000;
VAR17 <= VAR25[6];
end
4'h8: begin
VAR2 <= 15'b000000010000000;
VAR17 <= VAR25[7];
end
4'h9: begin
VAR2 <= 15'b000000100000000;
VAR17 <= VAR25[8];
end
4'hA: begin
VAR2 <= 15'b000001000000000;
VAR17 <= VAR25[9];
end
4'hB: begin
VAR2 <= 15'b000010000000000;
VAR17 <= VAR25[10];
end
4'hC: begin
VAR2 <= 15'b000100000000000;
VAR17 <= VAR25[11];
end
4'hD: begin
VAR2 <= 15'b001000000000000;
VAR17 <= VAR25[12];
end
4'hE: begin
VAR2 <= 15'b010000000000000;
VAR17 <= VAR25[13];
end
4'hF: begin
VAR2 <= 15'b100000000000000;
VAR17 <= VAR25[14];
end
endcase
end
endmodule | lgpl-3.0 |
mdsalman729/flexpret_project | fpga/atlys/4tf-16i-16d/ispm_bram.v | 1,071 | module MODULE1(input clk,
input [11:0] VAR13,
input VAR8,
output[31:0] VAR15,
input [11:0] VAR2,
input VAR10,
output[31:0] VAR3,
input VAR12,
input [31:0] VAR4,
input [11:0] VAR17,
input VAR11,
input [31:0] VAR5,
output VAR7
);
genvar VAR1;
generate
for(VAR1 = 0; VAR1 < 8; VAR1 = VAR1+1)
begin: VAR6
reg [3:0] VAR14 [4095:0];
reg [3:0] VAR9, VAR16;
always @(posedge clk) begin
if(VAR8) begin
VAR9 <= VAR14[VAR13];
end
end
assign VAR15[4*VAR1+3:4*VAR1] = VAR9;
always @(posedge clk) begin
if(VAR10) begin
if(VAR12) begin
VAR14[VAR2] <= VAR4[4*VAR1+3:4*VAR1];
end
VAR16 <= VAR14[VAR2];
end
end
end
endgenerate
assign VAR7 = 1'b0;
endmodule | bsd-3-clause |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/a41o/sky130_fd_sc_hd__a41o.behavioral.v | 1,558 | module MODULE1 (
VAR4 ,
VAR12,
VAR2,
VAR8,
VAR3,
VAR6
);
output VAR4 ;
input VAR12;
input VAR2;
input VAR8;
input VAR3;
input VAR6;
supply1 VAR15;
supply0 VAR1;
supply1 VAR9 ;
supply0 VAR11 ;
wire VAR10 ;
wire VAR13;
and VAR14 (VAR10 , VAR12, VAR2, VAR8, VAR3 );
or VAR5 (VAR13, VAR10, VAR6 );
buf VAR7 (VAR4 , VAR13 );
endmodule | apache-2.0 |
Given-Jiang/Gray_Processing_Altera_OpenCL_DE1-SoC | bin_Gray_Processing/ip/Gray_Processing/bram_512x4M.v | 3,451 | module MODULE1 (
address,
VAR2,
VAR34,
clk,
VAR10,
reset,
write,
VAR12,
VAR21
)
;
parameter VAR6 = 4194304;
parameter VAR27 = 4194304;
parameter VAR23 = 22;
output [511: 0] VAR21;
input [ 21: 0] address;
input [ 63: 0] VAR2;
input VAR34;
input clk;
input VAR10;
input reset;
input write;
input [511: 0] VAR12;
reg [511: 0] VAR21;
wire [511: 0] VAR3;
wire VAR36;
always @(posedge clk)
begin
if (VAR10)
VAR21 <= VAR3;
end
assign VAR36 = VAR34 & write;
VAR8 VAR13
(
.VAR11 (address),
.VAR22 (VAR2),
.VAR30 (clk),
.VAR20 (VAR10),
.VAR35 (VAR12),
.VAR17 (VAR3),
.VAR9 (VAR36)
);
VAR13.VAR4 = "VAR18",
VAR13.VAR33 = "VAR8",
VAR13.VAR24 = VAR6,
VAR13.VAR14 = VAR27,
VAR13.VAR29 = "VAR7",
VAR13.VAR19 = "VAR16",
VAR13.VAR1 = "VAR28",
VAR13.VAR26 = "VAR5",
VAR13.VAR15 = 512,
VAR13.VAR31 = 64,
VAR13.VAR32 = VAR23;
endmodule | mit |
velizarefremov/MIPS | Part 3/Verilog Code/Program Counter/pc_param_behav.v | 2,196 | module MODULE1
parameter VAR18 = 4,
parameter VAR12 = 8)
(
output [VAR29-1:0] VAR36,
input [VAR12-1:0] VAR22,
input [VAR18-1:0] VAR9,
input [VAR18-1:0] VAR8,
input VAR19,
input VAR3,
input VAR24,
input clk,
input rst,
input VAR20
);
wire [VAR29-1:0] sum;
wire [VAR29-1:0] VAR21;
wire [VAR29-1:0] VAR32;
wire [VAR29-1:0] VAR11;
wire [VAR29-1:0] VAR16;
wire [VAR29-1:0] VAR7;
assign VAR36 = VAR32;
assign VAR21 = (VAR19)?(VAR7):(sum);
VAR14 # (.VAR31(VAR29)) VAR33(
.VAR2(VAR32),
.VAR28(VAR21),
.clk(clk),
.rst(rst),
.VAR20(VAR20)
);
VAR25 #(.VAR4(VAR29), .VAR18(VAR18)) VAR35 (
.VAR7(VAR7),
.VAR34(),
.VAR9(VAR9),
.VAR17({(VAR18){1'b0}}),
.VAR8(VAR8),
.VAR10(sum),
.VAR24(VAR24),
.clk(clk),
.rst(rst)
);
VAR1 #(.VAR29(VAR29)) VAR30(
.VAR23(sum),
.VAR32(VAR32),
.VAR11(VAR11)
);
VAR6 # (.VAR13(VAR29), .VAR5(VAR12), .VAR27(0)) VAR15 (
.VAR26(VAR16),
.in(VAR22)
);
assign VAR11 = (VAR3)?(VAR16):({{(VAR29-1){1'b0}},1'b1});
endmodule | gpl-2.0 |
siamumar/TinyGarbled | circuit_synthesis/a23/a23_multiply.v | 6,896 | module MODULE1 (
input VAR3,
input VAR10,
input [31:0] VAR1, input [31:0] VAR8, input [1:0] VAR12,
input VAR11,
output [31:0] VAR4,
output [1:0] VAR7, output VAR6 );
wire enable;
wire VAR5;
reg [31:0] VAR9;
reg [3:0] VAR2;
assign enable = VAR12[0];
assign VAR5 = VAR12[1];
assign VAR4 = VAR9;
assign VAR7 = {VAR4[31], VAR4 == 32'd0 };
assign VAR6 = 1'b1;
always @(posedge VAR3 or posedge VAR10) begin
if (VAR10) begin
VAR9 <= 32'b0;
VAR2 <= 4'b0;
end else if(enable) begin
VAR2 <= VAR2 + 1;
if (VAR11 && VAR2 == 0) begin
VAR9 <= VAR1*VAR8;
end else if (VAR11 && VAR5 && VAR2 == 3) begin
VAR9 <= VAR9 + VAR1;
end
end else begin
VAR9 <= 32'b0;
VAR2 <= 4'b0;
end
end
endmodule | gpl-3.0 |
Jbag/edge_detect | version_1/edge_detect.v | 1,510 | module MODULE1(
input clk, input VAR5, input VAR6, output VAR7, output VAR1, output VAR2 );
reg VAR4,VAR3,VAR8; always @(posedge clk or negedge VAR5)
begin
if(!VAR5)
begin
VAR4 <= 1'b0;
VAR3 <= 1'b0;
VAR8 <= 1'b0;
end
else
begin
VAR4 <= VAR6; VAR3 <= VAR4; VAR8 <= VAR3; end
end
assign VAR7 = VAR3 & ~VAR8; assign VAR1 = ~VAR3 & VAR8; assign VAR2 = VAR3 ^ VAR8;
endmodule | gpl-3.0 |
anderson1008/NOCulator | hring/hw/buffered/src/c_credit_tracker.v | 4,767 | module MODULE1
(clk, reset, VAR10, VAR12, VAR16, VAR5);
parameter VAR2 = 8;
parameter VAR21 = VAR14;
localparam VAR13 = VAR27(VAR2);
localparam VAR9 = VAR27(VAR2+1);
input clk;
input reset;
input VAR10;
input VAR12;
output VAR16;
wire VAR16;
output [0:1] VAR5;
wire [0:1] VAR5;
wire VAR18, VAR15;
wire VAR8, VAR4;
assign VAR8 = VAR18 | (VAR4 & ~VAR15);
VAR7
.VAR21(VAR21),
.VAR17(1'b1))
VAR4
(.clk(clk),
.reset(reset),
.VAR6(VAR8),
.VAR22(VAR4));
assign VAR16 = VAR4;
wire VAR3;
assign VAR3 = VAR12 & ~VAR10;
wire VAR1;
assign VAR1 = VAR10 & ~VAR12;
wire VAR20;
wire VAR26;
wire [0:VAR9-1] VAR25;
generate
if(VAR2 == 1)
begin
assign VAR18 = VAR3;
assign VAR15 = VAR1;
assign VAR20 = ~VAR4 & VAR10;
assign VAR26 = VAR4 & VAR12;
assign VAR25 = VAR4;
end
else
begin
wire [0:VAR13-1] VAR19;
wire VAR11;
assign VAR11 = ~|VAR19;
wire VAR23;
assign VAR23 = VAR3 & ~(~VAR4 & VAR11);
wire VAR24;
assign VAR24 = VAR1 & ~(VAR4 & VAR11);
wire [0:VAR13-1] VAR28;
assign VAR28
= (VAR3 | VAR1) ?
((VAR19 - VAR24) + VAR23) :
VAR19;
VAR7
.VAR21(VAR21),
.VAR17(VAR2-1))
VAR19
(.clk(clk),
.reset(reset),
.VAR6(VAR28),
.VAR22(VAR19));
assign VAR18 = VAR3 & ~VAR4 & VAR11;
assign VAR15 = VAR1 & VAR4 & VAR11;
assign VAR20
= !VAR4 && (VAR19 == 0) && VAR10;
assign VAR26
= VAR4 && (VAR19 == (VAR2 - 1)) && VAR12;
assign VAR25 = VAR19 + VAR4;
end
if(VAR2 == 0)
begin
begin | mit |
mdsalman729/flexpret_project | fpga/atlys/core/ispm_bram.v | 1,172 | module MODULE1(input clk,
input [11:0] VAR13,
input VAR17,
output[31:0] VAR14,
input [11:0] VAR6,
input VAR15,
output[31:0] VAR7,
input VAR4,
input [31:0] VAR18,
input [11:0] VAR11,
input VAR3,
output [31:0] VAR16,
input VAR9,
input [31:0] VAR1,
output VAR10
);
genvar VAR8;
generate
for(VAR8 = 0; VAR8 < 8; VAR8 = VAR8+1)
begin: VAR19
reg [3:0] VAR2 [4095:0];
reg [3:0] VAR12, VAR5;
always @(posedge clk) begin
if(VAR17) begin
VAR12 <= VAR2[VAR13];
end
end
assign VAR14[4*VAR8+3:4*VAR8] = VAR12;
always @(posedge clk) begin
if(VAR15) begin
if(VAR4) begin
VAR2[VAR6] <= VAR18[4*VAR8+3:4*VAR8];
end
VAR5 <= VAR2[VAR6];
end
end
end
endgenerate
assign VAR10 = 1'b0;
endmodule | bsd-3-clause |
AmeerAbdelhadi/Switched-Multiported-RAM | lvt_bin.v | 8,780 | module MODULE1
localparam VAR23 = VAR25(VAR12); localparam VAR32 = VAR25(VAR13 );
wire [VAR32-1:0] VAR8 [VAR13-1:0];
genvar VAR21;
generate
for (VAR21=0;VAR21<VAR13;VAR21=VAR21+1) begin: VAR9
assign VAR8[VAR21]=VAR21;
end
endgenerate
reg [VAR23*VAR13-1:0] VAR10; reg [ VAR13-1:0] VAR6 ; always @(posedge clk) begin
VAR10 <= VAR18;
VAR6 <= VAR19 ;
end
reg [VAR23 -1:0] VAR39 [VAR13-1:0] ; reg [VAR23 -1:0] VAR3 [VAR13-1:0] ; wire [VAR32* VAR38 -1:0] VAR5 [VAR13-1:0] ; reg [VAR32 -1:0] VAR42 [VAR13-1:0][VAR38-1:0]; reg [VAR23*(VAR13-1)-1:0] VAR37 [VAR13-1:0] ; reg [VAR23 -1:0] VAR7 [VAR13-1:0][VAR13-2:0]; wire [VAR32*(VAR13-1)-1:0] VAR28 [VAR13-1:0] ; reg [VAR32 -1:0] VAR16 [VAR13-1:0][VAR13-2:0]; reg [VAR32 -1:0] VAR17 [VAR13-1:0] ; reg [VAR32 -1:0] VAR15 [VAR38-1:0] ; VAR14;
always @* begin
end
genvar VAR36;
generate
for (VAR36=0 ; VAR36<VAR13 ; VAR36=VAR36+1) begin: VAR34
VAR24 #( .VAR12 (VAR12 ), .VAR27 (VAR32 ), .VAR38 (VAR13-1 ), .VAR33 (VAR29||VAR1||VAR30), .VAR4 (VAR4 ), .VAR40 (VAR40 )) VAR31 ( .clk (clk ), .VAR19 (VAR6[VAR36] ), .VAR18 (VAR3[VAR36] ), .VAR35 (VAR17[VAR36] ), .VAR2 (VAR37[VAR36] ), .VAR22 (VAR28[VAR36] )); VAR24 #( .VAR12 (VAR12 ), .VAR27 (VAR32 ), .VAR38 (VAR38 ), .VAR33 (VAR1 ? 2 : VAR30), .VAR4 (VAR4 ), .VAR40 (VAR40 )) VAR11 ( .clk (clk ), .VAR19 (VAR6[VAR36] ), .VAR18 (VAR3[VAR36] ), .VAR35 (VAR17[VAR36] ), .VAR2 (VAR2 ), .VAR22 (VAR5[VAR36])); end
endgenerate
integer VAR41,VAR26,VAR20;
always @* begin
for(VAR41=0;VAR41<VAR38;VAR41=VAR41+1) begin
VAR15[VAR41] = VAR42[0][VAR41];
for(VAR26=1;VAR26<VAR13;VAR26=VAR26+1) VAR15[VAR41] = VAR15[VAR41] ^ VAR42[VAR26][VAR41];
end
for(VAR41=0;VAR41<VAR13;VAR41=VAR41+1) VAR17[VAR41] = VAR8[VAR41];
for(VAR41=0;VAR41<VAR13;VAR41=VAR41+1) begin
VAR20 = 0;
for(VAR26=0;VAR26<VAR13-1;VAR26=VAR26+1) begin
VAR20=VAR20+(VAR26==VAR41);
VAR7[VAR41][VAR26] = VAR39[VAR20];
VAR17[VAR20] = VAR17[VAR20] ^ VAR16[VAR41][VAR26];
VAR20=VAR20+1;
end
end
end
endmodule | bsd-3-clause |
bigeagle/riffa | fpga/riffa_hdl/scsdpram.v | 2,940 | module MODULE1
parameter VAR4 = 32,
parameter VAR6 = 1024
)
(
input VAR2,
input VAR10,
input [VAR11(VAR6)-1:0] VAR5,
output [VAR4-1:0] VAR12,
input VAR3,
input [VAR11(VAR6)-1:0] VAR9,
input [VAR4-1:0] VAR1
);
reg [VAR4-1:0] VAR7 [VAR6-1:0];
reg [VAR4-1:0] VAR8;
assign VAR12 = VAR8;
always @(posedge VAR2) begin
if (VAR3) begin
VAR7[VAR9] <= VAR1;
end
if(VAR10) begin
VAR8 <= VAR7[VAR5];
end
end
endmodule | bsd-3-clause |
sehugg/8bitworkshop | presets/verilog/scoreboard.v | 2,204 | module MODULE1(reset, VAR7, VAR9, VAR8, VAR14, VAR17);
input reset;
output reg [3:0] VAR7;
output reg [3:0] VAR9;
input VAR14;
output reg [3:0] VAR8;
input VAR17;
always @(posedge VAR14 or posedge reset)
begin
if (reset) begin
VAR7 <= 0;
VAR9 <= 0;
end else if (VAR7 == 9) begin
VAR7 <= 0;
VAR9 <= VAR9 + 1;
end else begin
VAR7 <= VAR7 + 1;
end
end
always @(posedge VAR17 or posedge reset)
begin
if (reset)
VAR8 <= 3;
end
else if (VAR8 != 0)
VAR8 <= VAR8 - 1;
end
endmodule
module MODULE2(VAR7, VAR9, VAR8, VAR16, VAR15, VAR22);
input [3:0] VAR7;
input [3:0] VAR9;
input [3:0] VAR8;
input [8:0] VAR16;
input [8:0] VAR15;
output VAR22;
reg [3:0] VAR12;
reg [4:0] VAR13;
always @(*)
begin
case (VAR15[7:5])
1: VAR12 = VAR9;
2: VAR12 = VAR7;
6: VAR12 = VAR8;
default: VAR12 = 15; endcase
end
VAR3 VAR4(
.VAR1(VAR12),
.VAR2(VAR16[4:2]),
.VAR24(VAR13)
);
assign VAR22 = VAR13[VAR15[4:2] ^ 3'b111];
endmodule
module MODULE3(clk, reset, VAR21, VAR6, VAR5);
input clk, reset;
output VAR21, VAR6;
output [2:0] VAR5;
wire VAR10;
wire [8:0] VAR15;
wire [8:0] VAR16;
wire VAR22;
VAR23 VAR11(
.clk(clk),
.reset(reset),
.VAR21(VAR21),
.VAR6(VAR6),
.VAR10(VAR10),
.VAR15(VAR15),
.VAR16(VAR16)
);
MODULE2 MODULE1(
.VAR7(0),
.VAR9(1),
.VAR8(3),
.VAR16(VAR16),
.VAR15(VAR15),
.VAR22(VAR22)
);
wire VAR20 = VAR10 && VAR22;
wire VAR19 = VAR10 && VAR22;
wire VAR18 = VAR10 && VAR22;
assign VAR5 = {VAR18,VAR19,VAR20};
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/a32oi/sky130_fd_sc_lp__a32oi.pp.blackbox.v | 1,467 | module MODULE1 (
VAR4 ,
VAR5 ,
VAR3 ,
VAR2 ,
VAR9 ,
VAR10 ,
VAR8,
VAR6,
VAR1 ,
VAR7
);
output VAR4 ;
input VAR5 ;
input VAR3 ;
input VAR2 ;
input VAR9 ;
input VAR10 ;
input VAR8;
input VAR6;
input VAR1 ;
input VAR7 ;
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/dlymetal6s4s/sky130_fd_sc_ls__dlymetal6s4s.pp.blackbox.v | 1,345 | module MODULE1 (
VAR5 ,
VAR4 ,
VAR3,
VAR6,
VAR2 ,
VAR1
);
output VAR5 ;
input VAR4 ;
input VAR3;
input VAR6;
input VAR2 ;
input VAR1 ;
endmodule | apache-2.0 |
jameshegarty/rigel | platform/axi/dramreader.v | 2,556 | module MODULE1(
input wire VAR24,
input wire VAR20,
output reg [31:0] VAR9,
input wire VAR14,
output wire VAR4,
input wire [63:0] VAR25,
output wire VAR8,
input wire [1:0] VAR12,
input wire VAR21,
input wire VAR19,
output wire [3:0] VAR11,
output wire [1:0] VAR5,
output wire [1:0] VAR16,
input wire VAR3,
output wire VAR26,
input wire [31:0] VAR13,
input wire [31:0] VAR1,
input wire VAR15,
output wire VAR6,
output wire [63:0] VAR10
);
assign VAR11 = 4'b1111;
assign VAR5 = 2'b11;
assign VAR16 = 2'b01;
parameter VAR18 = 0, VAR2 = 1;
reg [31:0] VAR22;
reg VAR17;
assign VAR4 = (VAR17 == VAR2);
always @(posedge VAR24) begin
if (VAR20 == 0) begin
VAR17 <= VAR18;
VAR9 <= 0;
VAR22 <= 0;
end else case(VAR17)
VAR18: begin
if(VAR3) begin
VAR9 <= VAR13;
VAR22 <= VAR1[31:7];
VAR17 <= VAR2;
end
end
VAR2: begin
if (VAR14 == 1) begin
if(VAR22 - 1 == 0)
VAR17 <= VAR18;
VAR22 <= VAR22 - 1;
VAR9 <= VAR9 + 128; end
end
endcase
end
reg [31:0] VAR7;
reg VAR23;
assign VAR8 = (VAR23 == VAR2) && VAR15;
always @(posedge VAR24) begin
if (VAR20 == 0) begin
VAR23 <= VAR18;
VAR7 <= 0;
end else case(VAR23)
VAR18: begin
if(VAR3) begin
VAR7 <= {VAR1[31:7],7'b0}; VAR23 <= VAR2;
end
end
VAR2: begin
if (VAR21 && VAR15) begin
if(VAR7 - 8 == 0)
VAR23 <= VAR18;
VAR7 <= VAR7 - 8; end
end
endcase
end
assign VAR10 = VAR25;
assign VAR6 = VAR21 && (VAR23 == VAR2);
assign VAR26 = (VAR23 == VAR18) && (VAR17 == VAR18);
endmodule | mit |
HighlandersFRC/fpga | led_string_no_gpio/led_string.srcs/sources_1/new/main.v | 1,358 | module MODULE1 (
input VAR14,
output reset,
output VAR12, output VAR11,
output VAR8,
output VAR9,
output VAR15,
output VAR13,
output VAR6,
output VAR4
);
VAR2 VAR10();
assign VAR15 = 0;
assign VAR9 = 0;
assign reset = 0;
assign VAR12 = 0;
assign VAR11 = 0;
assign VAR8 = 0;
assign VAR6 = 0;
assign VAR4 = 0;
assign VAR13 = 1;
wire clk;
VAR3 VAR7(.VAR1(VAR14), .VAR5(clk));
endmodule | mit |
Tao-J/nexys3MIPSSoC | Coprocessor.v | 1,542 | module MODULE1(
input clk,
input rst,
input [4:0] VAR5,
input [4:0] VAR8,
input [31:0] VAR7,
input [31:0] VAR4,
input VAR6,
input VAR2,
input VAR10,
input [1:0] VAR11,
output [31:0] VAR3,
output [31:0] VAR9
);
reg [31:0] register[12:14];
integer VAR1;
assign VAR3 = register[VAR5];
assign VAR9 = register[14];
always @(posedge clk or posedge rst)
if (rst == 1)begin
for (VAR1=12;VAR1<14;VAR1=VAR1+1)
register[VAR1] <= 0;
end else begin
if (VAR6)
register[VAR8] <= VAR7;
if (VAR2 == 1)
register[14] <= VAR4;
if (VAR10 == 1)
register[13] <= VAR11;
end
endmodule | gpl-3.0 |
omicronns/studies-sys-rek | de1-soc/Sdram_Control/command.v | 19,749 | module MODULE1(
VAR4,
VAR25,
VAR10,
VAR15,
VAR17,
VAR7,
VAR54,
VAR33,
VAR58,
VAR3,
VAR24,
VAR19,
VAR43,
VAR40,
VAR53,
VAR52,
VAR35,
VAR29,
VAR59,
VAR5,
VAR12,
VAR48,
VAR50
);
input VAR4; input VAR25; input [VAR49-1:0] VAR10; input VAR15; input VAR17; input VAR7; input VAR54; input VAR33; input VAR58; input VAR3; input VAR24; input VAR19; input VAR43; output VAR40; output VAR53; output VAR52; output [11:0] VAR35; output [1:0] VAR29; output [1:0] VAR59; output VAR5; output VAR12; output VAR48; output VAR50;
reg VAR53;
reg VAR40;
reg VAR52;
reg [11:0] VAR35;
reg [1:0] VAR29;
reg [1:0] VAR59;
reg VAR5;
reg VAR12;
reg VAR48;
reg VAR50;
reg VAR18;
reg VAR13;
reg VAR14;
reg VAR8;
reg VAR38;
reg VAR37;
reg VAR1;
reg [7:0] VAR6;
reg [1:0] VAR28;
reg VAR41;
reg VAR55;
reg VAR39;
reg [6:0] VAR34;
reg VAR2;
reg VAR57;
reg VAR21;
reg VAR56;
reg [3:0] VAR47;
reg VAR44;
reg VAR27;
reg VAR42;
wire [VAR60 - 1:0] VAR45;
wire [VAR26 - 1:0] VAR46;
wire [VAR20 - 1:0] VAR11;
assign VAR45 = VAR10[VAR9 + VAR60 - 1: VAR9]; assign VAR46 = VAR10[VAR36 + VAR26 - 1:VAR36]; assign VAR11 = VAR10[VAR32 + VAR20 - 1:VAR32];
always @(posedge VAR4 or negedge VAR25)
begin
if (VAR25 == 0)
begin
VAR18 <= 0;
VAR13 <= 0;
VAR14 <= 0;
VAR8 <= 0;
VAR38 <= 0;
VAR37 <= 0;
VAR1 <= 0;
VAR6 <= 0;
VAR55 <= 0;
VAR47 <= 0;
VAR44 <= 0;
VAR27 <= 0;
VAR42 <= 0;
end
else
begin
if( VAR24 == 1 )
begin
VAR18 <= 0;
VAR13 <= 0;
VAR14 <= 0;
VAR8 <= 0;
VAR38 <= 0;
VAR37 <= 1;
VAR1 <= 0;
VAR6 <= 0;
VAR55 <= 0;
VAR47 <= 0;
VAR44 <= 0;
VAR27 <= 0;
VAR42 <= 0;
end
else
begin
VAR37 <= 0;
if ((VAR3 == 1 | VAR54 == 1) & VAR1 == 0 & VAR14 == 0 & VAR44 == 0 & VAR18 == 0 & VAR13 == 0)
VAR14 <= 1;
end
else
VAR14 <= 0;
if ((VAR17 == 1) & (VAR1 == 0) & (VAR18 == 0) & (VAR44 == 0) & (VAR3 == 0)) begin
VAR18 <= 1;
VAR27 <= 1;
end
else
VAR18 <= 0;
if ((VAR7 == 1) & (VAR1 == 0) & (VAR13 == 0) & (VAR44 == 0) & (VAR3 == 0)) begin
VAR13 <= 1;
VAR42 <= 1;
end
else
VAR13 <= 0;
if ((VAR33 == 1) & (VAR1 == 0) & (VAR8 == 0)) VAR8 <= 1;
end
else
VAR8 <= 0;
if ((VAR58 == 1) & (VAR1 == 0) & (VAR38 == 0)) VAR38 <= 1;
end
else
VAR38 <= 0;
if ((VAR14 == 1) | (VAR18 == 1) | (VAR13 == 1) | (VAR8 == 1)
| (VAR38 == 1))
begin
VAR6 <= 8'b11111111;
VAR1 <= 1;
VAR55 <= VAR18;
end
else
begin
VAR1 <= VAR6[0]; VAR6 <= (VAR6>>1);
end
if (VAR6[0] == 0 & VAR1 == 1)
begin
VAR47 <= 4'b1111;
VAR44 <= 1;
end
else
begin
if(VAR16 == 0)
begin
VAR47 <= (VAR47>>1);
VAR44 <= VAR47[0];
end
else
begin
if( (VAR27 == 0) && (VAR42 == 0) )
begin
VAR47 <= (VAR47>>1);
VAR44 <= VAR47[0];
end
else
begin
if( VAR19==1 )
begin
VAR47 <= (VAR47>>1);
VAR44 <= VAR47[0];
VAR27 <= 1'b0;
VAR42 <= 1'b0;
end
end
end
end
end
end
end
always @(posedge VAR4 or negedge VAR25)
begin
if (VAR25 == 0)
begin
VAR34 <= 0;
VAR2 <= 0;
VAR57 <= 0;
VAR52 <= 0;
end
else
begin
if (VAR16 == 0)
begin
if (VAR13 == 1)
begin
end
if (VAR51 == 1) VAR34 <= 0; else if (VAR51 == 2)
VAR34 <= 1;
end
else if (VAR51 == 4)
VAR34 <= 7;
end
else if (VAR51 == 8)
VAR34 <= 127;
VAR2 <= 1;
end
else
begin
VAR34 <= (VAR34>>1);
VAR2 <= VAR34[0];
VAR57 <= VAR2;
VAR21 <= VAR57;
VAR56 <= VAR21;
if (VAR30 == 2)
VAR52 <= VAR21;
end
else
VAR52 <= VAR56;
end
end
else
begin
if (VAR13 == 1) VAR56 <= 1;
end
else if (VAR8 == 1 | VAR18 == 1 | VAR14==1 | VAR37 == 1 | VAR19==1 )
VAR56 <= 0;
VAR52 <= VAR56;
end
end
end
always @(posedge VAR4 or negedge VAR25)
begin
if (VAR25 == 0)
begin
VAR28 <= 0;
VAR39 <= 0;
end
else
begin
if ((VAR18 == 1) | (VAR13 == 1))
begin
if (VAR30 == 1) VAR39 <= 1;
end
else if (VAR30 == 2)
VAR28 <= 1;
end
else if (VAR30 == 3)
VAR28 <= 2;
end
else
begin
VAR28 <= (VAR28>>1);
VAR39 <= VAR28[0];
end
end
end
always @(posedge VAR4 or negedge VAR25)
begin
if (VAR25 == 0)
begin
VAR53 <= 0;
VAR40 <= 0;
end
else
begin
if (VAR14 == 1 & VAR3 == 1) VAR40 <= 1;
end
else if ((VAR14 == 1) | (VAR18 == 1) | (VAR13 == 1) | (VAR8 == 1) | (VAR38))
VAR53 <= 1;
end
else
begin
VAR40 <= 0;
VAR53 <= 0;
end
end
end
always @(posedge VAR4 ) begin
if (VAR25==0) begin
VAR35 <= 0;
VAR29 <= 0;
VAR59 <= 1;
VAR12 <= 1;
VAR48 <= 1;
VAR50 <= 1;
VAR5 <= 0;
end
else begin
VAR5 <= 1;
if (VAR13 == 1 | VAR18 == 1) VAR35 <= VAR45;
end
else
VAR35 <= VAR46; if ((VAR39==1) | (VAR8))
VAR35[10] <= !VAR16; if (VAR8==1 | VAR38==1)
end
VAR29 <= 0; else
VAR29 <= VAR11[1:0];
if (VAR14==1 | VAR8==1 | VAR38==1 | VAR37==1)
VAR59 <= 0; else begin
VAR59[0] <= VAR10[VAR49-1]; VAR59[1] <= ~VAR10[VAR49-1]; end
if(VAR38==1)
VAR35 <= {2'b00,VAR22,VAR23,VAR31};
if ( VAR14==1 ) begin VAR12 <= 0;
VAR48 <= 0;
VAR50 <= 1;
end
else if ((VAR8==1) & ((VAR56 == 1) | (VAR55 == 1))) begin VAR12 <= 1;
VAR48 <= 1;
VAR50 <= 0;
end
else if (VAR8==1) begin VAR12 <= 0;
VAR48 <= 1;
VAR50 <= 0;
end
else if (VAR38==1) begin VAR12 <= 0;
VAR48 <= 0;
VAR50 <= 0;
end
else if (VAR18 == 1 | VAR13 == 1) begin VAR12 <= 0;
VAR48 <= 1;
VAR50 <= 1;
end
else if (VAR39 == 1) begin VAR12 <= 1;
VAR48 <= 0;
VAR50 <= VAR55;
end
else if (VAR37 ==1) begin
VAR12 <= 1;
VAR48 <= 1;
VAR50 <= 1;
end
else begin VAR12 <= 1;
VAR48 <= 1;
VAR50 <= 1;
end
end
end
endmodule | mit |
ShepardSiegel/ocpi | coregen/dram_v6_mig34/mig_v3_4/user_design/rtl/ip_top/clk_ibuf.v | 4,263 | module MODULE1 #
(
parameter VAR1 = "VAR9" )
(
input VAR19, input VAR12,
input VAR10,
output VAR8
);
wire VAR16;
generate
if (VAR1 == "VAR9") begin: VAR15
VAR5 #
(
.VAR18 ("VAR2"),
.VAR11 ("VAR13")
)
VAR17
(
.VAR14 (VAR19),
.VAR6 (VAR12),
.VAR7 (VAR16)
);
end else if (VAR1 == "VAR4") begin: VAR3
VAR20 #
(
.VAR11 ("VAR13")
)
VAR17
(
.VAR14 (VAR10),
.VAR7 (VAR16)
);
end
endgenerate
assign VAR8 = VAR16;
endmodule | lgpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/clkbuf/sky130_fd_sc_ls__clkbuf_8.v | 2,034 | module MODULE2 (
VAR5 ,
VAR8 ,
VAR2,
VAR7,
VAR4 ,
VAR3
);
output VAR5 ;
input VAR8 ;
input VAR2;
input VAR7;
input VAR4 ;
input VAR3 ;
VAR1 VAR6 (
.VAR5(VAR5),
.VAR8(VAR8),
.VAR2(VAR2),
.VAR7(VAR7),
.VAR4(VAR4),
.VAR3(VAR3)
);
endmodule
module MODULE2 (
VAR5,
VAR8
);
output VAR5;
input VAR8;
supply1 VAR2;
supply0 VAR7;
supply1 VAR4 ;
supply0 VAR3 ;
VAR1 VAR6 (
.VAR5(VAR5),
.VAR8(VAR8)
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/mux4/sky130_fd_sc_hd__mux4.symbol.v | 1,368 | module MODULE1 (
input VAR2,
input VAR6,
input VAR9,
input VAR11,
output VAR7 ,
input VAR10,
input VAR3
);
supply1 VAR8;
supply0 VAR5;
supply1 VAR1 ;
supply0 VAR4 ;
endmodule | apache-2.0 |
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu7t5v0 | cells/nor2/gf180mcu_fd_sc_mcu7t5v0__nor2_4.behavioral.v | 1,188 | module MODULE1( VAR3, VAR2, VAR5 );
input VAR5, VAR2;
output VAR3;
VAR6 VAR1(.VAR3(VAR3),.VAR2(VAR2),.VAR5(VAR5));
VAR6 VAR4(.VAR3(VAR3),.VAR2(VAR2),.VAR5(VAR5)); | apache-2.0 |
glennchid/font5-firmware | src/verilog/synthesis/uart_decoder.v | 13,720 | module MODULE1(
input clk,
input rst,
input [7:0] VAR24,
input VAR13,
output reg VAR20 = 1'b0,
output reg [6:0] VAR6 = 7'd0,
output reg VAR23 = 1'b0,
output reg [6:0] VAR11 = 7'd0,
output reg [14:0] VAR3 = 15'd0,
output reg [6:0] VAR14 = 7'd0,
output reg VAR18 = 1'b0,
output reg [4:0] VAR2 = 5'd0,
output reg VAR19 = 1'b0,
output reg VAR12 = 1'b0,
output reg VAR17 = 1'b0,
output reg VAR15 = 1'b0,
output reg VAR9 = 1'b0,
output reg VAR21 = 1'b0,
output reg VAR1 = 1'b0,
output reg VAR8 = 1'b0,
output reg VAR16 = 1'b0
);
parameter VAR10 = 1'b0;
parameter VAR5 = 1'b1;
reg [1:0] VAR22 = 2'b0;
reg VAR25 = 1'b0;
reg VAR7 = 1'b0;
wire VAR4 = VAR7 && ~VAR13;
always @(posedge clk) begin
if (rst) begin
VAR25 <= VAR10;
VAR7 <= 1'b0;
VAR20 <= 1'b0;
VAR6 <= 7'd0;
VAR11 <= 7'd0;
VAR23 <= 1'b0;
VAR14 <= 7'd0;
VAR3 <= 15'd0;
VAR18 <= 1'b0;
VAR2 <= 5'd0;
VAR19 <= 1'b0;
VAR12 <= 1'b0;
VAR17 <= 1'b0;
VAR15 <= 1'b0;
VAR9 <= 1'b0;
VAR21 <= 1'b0;
VAR22 <= 2'd0;
VAR1 <= 1'b0;
VAR8 <= 1'b0;
VAR16 <= 1'b0;
end else begin VAR7 <= VAR13;
VAR20 <= (VAR13 & ~VAR7) ? 1'b1 : 1'b0;
/*if (VAR13) begin VAR20 <= (VAR20) ? VAR20 : 1'b1;
VAR25 <= VAR25;
VAR6 <= VAR6;
VAR11 <= VAR11;
VAR23 <= VAR23;
VAR14 <= VAR14;
VAR3 <= VAR3;
VAR18 <= VAR18;
VAR2 <= VAR2;
VAR19 <= VAR19;
VAR12 <= VAR12;
VAR17 <= VAR17;
VAR15 <= VAR15;
VAR9 <= VAR9;
VAR21 <= VAR21;
VAR22 <= VAR22;
VAR1 <= VAR1;
VAR8 <= VAR8;
VAR16 <= VAR16;
end else begin if (VAR4 && VAR24[7]) begin VAR25 <= VAR25;
VAR6 <= VAR6;
VAR3 <= VAR3;
VAR2 <= VAR2;
VAR19 <= VAR19;
VAR12 <= VAR12;
VAR17 <= VAR17;
VAR15 <= VAR15;
VAR9 <= VAR9;
VAR21 <= VAR21;
VAR22 <= VAR22;
VAR1 <= VAR1;
VAR8 <= VAR8;
VAR16 <= VAR16;
case (VAR25)
VAR10: begin
VAR11 <= VAR24[6:0]; VAR23 <= 1; VAR14 <= VAR14;
VAR18 <= VAR18;
end
VAR5: begin
VAR14 <= VAR24[6:0]; VAR18 <= 1; VAR11 <= VAR11;
VAR23 <= VAR23;
end
default: begin VAR11 <= VAR11;
VAR23 <= VAR23;
VAR14 <= VAR14;
VAR18 <= VAR18;
end
endcase
end else if (VAR4 && VAR24<=8'd8) begin VAR25 <= VAR25;
VAR6 <= VAR6;
VAR3 <= VAR3;
VAR2 <= VAR2;
VAR11 <= VAR11;
VAR23 <= VAR23;
VAR14 <= VAR14;
VAR18 <= VAR18;
VAR22 <= VAR22;
case(VAR24[3:0])
4'd0: begin
VAR19 <= 1'b1;
VAR12 <= VAR12;
VAR17 <= VAR17;
VAR15 <= VAR15;
VAR9 <= VAR9;
VAR21 <= VAR21;
VAR1 <= VAR1;
VAR8 <= VAR8;
VAR16 <= VAR16;
end
4'd1: begin
VAR12 <= 1'b1;
VAR19 <= VAR19;
VAR17 <= VAR17;
VAR15 <= VAR15;
VAR9 <= VAR9;
VAR21 <= VAR21;
VAR1 <= VAR1;
VAR8 <= VAR8;
VAR16 <= VAR16;
end
4'd2: begin
VAR17 <= 1'b1;
VAR19 <= VAR19;
VAR12 <= VAR12;
VAR15 <= VAR15;
VAR9 <= VAR9;
VAR21 <= VAR21;
VAR1 <= VAR1;
VAR8 <= VAR8;
VAR16 <= VAR16;
end
4'd3: begin
VAR15 <= 1'b1;
VAR19 <= VAR19;
VAR12 <= VAR12;
VAR17 <= VAR17;
VAR9 <= VAR9;
VAR21 <= VAR21;
VAR1 <= VAR1;
VAR8 <= VAR8;
VAR16 <= VAR16;
end
4'd4: begin
VAR9 <= 1'b1;
VAR19 <= VAR19;
VAR12 <= VAR12;
VAR17 <= VAR17;
VAR15 <= VAR15;
VAR21 <= VAR21;
VAR1 <= VAR1;
VAR8 <= VAR8;
VAR16 <= VAR16;
end
4'd5: begin
VAR21 <= 1'b1;
VAR19 <= VAR19;
VAR12 <= VAR12;
VAR17 <= VAR17;
VAR15 <= VAR15;
VAR9 <= VAR9;
VAR1 <= VAR1;
VAR8 <= VAR8;
VAR16 <= VAR16;
end
4'd6: begin
VAR1 <= 1'b1;
VAR19 <= VAR19;
VAR12 <= VAR12;
VAR17 <= VAR17;
VAR15 <= VAR15;
VAR9 <= VAR9;
VAR21 <= VAR21;
VAR8 <= VAR8;
VAR16 <= VAR16;
end
4'd7: begin
VAR8 <= 1'b1;
VAR19 <= VAR19;
VAR12 <= VAR12;
VAR17 <= VAR17;
VAR15 <= VAR15;
VAR9 <= VAR9;
VAR21 <= VAR21;
VAR1 <= VAR1;
VAR16 <= VAR16;
end
4'd8: begin
VAR16 <= 1'b1;
VAR19 <= VAR19;
VAR12 <= VAR12;
VAR17 <= VAR17;
VAR15 <= VAR15;
VAR9 <= VAR9;
VAR21 <= VAR21;
VAR1 <= VAR1;
VAR8 <= VAR8;
end
default: begin
VAR19 <= VAR19;
VAR12 <= VAR12;
VAR17 <= VAR17;
VAR15 <= VAR15;
VAR9 <= VAR9;
VAR21 <= VAR21;
VAR1 <= VAR1;
VAR8 <= VAR8;
VAR16 <= VAR16;
end
endcase
end else if (VAR4 && VAR24<=8'd36 && VAR24>=8'd32) begin VAR25 <= VAR5; VAR2 <= VAR24[4:0]; VAR3 <= 15'd0; VAR22 <= 2'd0; VAR6 <= VAR6;
VAR11 <= VAR11;
VAR23 <= VAR23;
VAR14 <= VAR14;
VAR18 <= VAR18;
VAR19 <= VAR19;
VAR12 <= VAR12;
VAR17 <= VAR17;
VAR15 <= VAR15;
VAR9 <= VAR9;
VAR21 <= VAR21;
VAR1 <= VAR1;
VAR8 <= VAR8;
VAR16 <= VAR16;
end else if (VAR4) begin VAR25 <= VAR10; VAR6 <= VAR24[6:0]; VAR11 <= VAR11;
VAR23 <= VAR23;
VAR14 <= VAR14;
VAR18 <= VAR18;
VAR3 <= VAR3;
VAR2 <= VAR2;
VAR19 <= VAR19;
VAR12 <= VAR12;
VAR17 <= VAR17;
VAR15 <= VAR15;
VAR9 <= VAR9;
VAR21 <= VAR21;
VAR22 <= VAR22;
VAR1 <= VAR1;
VAR8 <= VAR8;
VAR16 <= VAR16;
end else begin VAR23 <= 1'b0;
VAR18 <= 1'b0;
VAR19 <= 1'b0;
VAR12 <= 1'b0;
VAR17 <= 1'b0;
VAR15 <= 1'b0;
VAR9 <= 1'b0;
VAR21 <= 1'b0;
VAR1 <= 1'b0;
VAR8 <= 1'b0;
VAR16 <= 1'b0;
if (VAR18) begin
if ((VAR2 != 5'd2) && (VAR22 == 2'd2)) begin
VAR3 <= VAR3 + 2;
VAR22 <= 0;
end else begin
VAR22 <= VAR22 + 1;
VAR3 <= VAR3 + 1;
end end else begin
VAR3 <= VAR3;
VAR22 <= VAR22;
end VAR25 <= VAR25;
VAR6 <= VAR6;
VAR2 <= VAR2;
VAR11 <= VAR11;
VAR14 <= VAR14;
end end end
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_hd | models/udp_pwrgood_l_pp_pg_s/sky130_fd_sc_hd__udp_pwrgood_l_pp_pg_s.symbol.v | 1,368 | module MODULE1 (
input VAR5 ,
output VAR3,
input VAR2 ,
input VAR1 ,
input VAR4
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hvl | cells/dfstp/sky130_fd_sc_hvl__dfstp.functional.pp.v | 2,095 | module MODULE1 (
VAR8 ,
VAR13 ,
VAR10 ,
VAR15,
VAR3 ,
VAR16 ,
VAR1 ,
VAR5
);
output VAR8 ;
input VAR13 ;
input VAR10 ;
input VAR15;
input VAR3 ;
input VAR16 ;
input VAR1 ;
input VAR5 ;
wire VAR6 ;
wire VAR14 ;
wire VAR11;
not VAR2 (VAR14 , VAR15 );
VAR18 VAR17 VAR9 (VAR6 , VAR10, VAR13, VAR14, , VAR3, VAR16);
buf VAR12 (VAR11, VAR6 );
VAR4 VAR7 (VAR8 , VAR11, VAR3, VAR16 );
endmodule | apache-2.0 |
deepakcu/maestro | fpga/DE4_Ethernet_0/src/unused_reg.v | 2,176 | module MODULE1
parameter VAR8 = 5
)
(
input VAR2,
output VAR10,
input VAR7,
input [VAR8 - 1:0] VAR9,
output [VAR1 - 1:0] VAR11,
input [VAR1 - 1:0] VAR5,
input clk,
input reset
);
reg VAR3;
assign VAR11 = 'VAR6 VAR4;
assign VAR10 = VAR2 && !VAR3;
always @(posedge clk)
begin
VAR3 <= VAR2;
end
endmodule | apache-2.0 |
Subsets and Splits
No community queries yet
The top public SQL queries from the community will appear here once available.