repo_name
stringlengths 6
79
| path
stringlengths 4
249
| size
int64 1.02k
768k
| content
stringlengths 15
207k
| license
stringclasses 14
values |
|---|---|---|---|---|
ShepardSiegel/ocpi | libsrc/hdl/ocpi/fpgaTop_n210.v | 3,989 | module MODULE1(
input wire VAR12, input wire VAR50, input wire VAR17,
output wire [5:1] VAR48, output wire [31:0] VAR43,
input wire VAR16, output wire VAR22,
output wire VAR7,
output wire [7:0] VAR55,
output wire VAR37,
output wire VAR42,
input wire VAR36,
input wire [7:0] VAR45,
input wire VAR35,
input wire VAR13,
input wire VAR49,
input wire VAR24,
input wire VAR31,
output wire VAR9,
inout wire VAR40,
output wire VAR29,
output wire VAR8, inout wire VAR2,
output wire VAR39, output wire VAR53,
output wire VAR20,
input wire VAR5,
input wire VAR27, input wire [13:0] VAR58,
input wire [13:0] VAR30,
output wire VAR25,
output wire VAR11,
output wire VAR32,
input wire VAR41,
input wire VAR14, output wire [15:0] VAR38,
output wire [15:0] VAR54,
output wire VAR52,
output wire VAR59,
output wire VAR33,
input wire VAR15
);
wire VAR47, VAR19;
assign VAR25 = VAR47||!VAR19||VAR11;
VAR28 VAR4(
.VAR12 (VAR12), .VAR50 (VAR50),
.VAR17 (VAR17), .VAR48 (VAR48),
.VAR43 (VAR43),
.VAR16 (VAR16), .VAR22 (VAR22),
.VAR10 (VAR7),
.VAR44 (VAR55),
.VAR3 (VAR37),
.VAR23 (VAR42),
.VAR36 (VAR36),
.VAR51 (VAR45),
.VAR46 (VAR35),
.VAR6 (VAR13),
.VAR26 (VAR49),
.VAR18 (VAR24),
.VAR56 (VAR31),
.VAR9 (VAR9),
.VAR40 (VAR40),
.VAR29 (VAR29),
.VAR8 (VAR8), .VAR2 (VAR2),
.VAR39 (VAR39), .VAR53 (VAR53),
.VAR20 (VAR20),
.VAR21 (VAR5),
.VAR27 (VAR27),
.VAR34 (VAR58),
.VAR1 (VAR30),
.VAR32 (VAR32),
.VAR25 (VAR47),
.VAR19 (VAR19),
.VAR11 (VAR11),
.VAR57 (VAR41)
);
endmodule | lgpl-3.0 |
mistryalok/Zedboard | learning/opencv_hls/xapp1167_vivado/sw/fast-corner/prj/solution1/impl/verilog/FIFO_image_filter_gray_cols_V.v | 2,983 | module MODULE1 (
clk,
VAR16,
VAR21,
VAR13,
VAR9);
parameter VAR2 = 32'd12;
parameter VAR8 = 32'd2;
parameter VAR3 = 32'd3;
input clk;
input [VAR2-1:0] VAR16;
input VAR21;
input [VAR8-1:0] VAR13;
output [VAR2-1:0] VAR9;
reg[VAR2-1:0] VAR18 [0:VAR3-1];
integer VAR11;
always @ (posedge clk)
begin
if (VAR21)
begin
for (VAR11=0;VAR11<VAR3-1;VAR11=VAR11+1)
VAR18[VAR11+1] <= VAR18[VAR11];
VAR18[0] <= VAR16;
end
end
assign VAR9 = VAR18[VAR13];
endmodule
module MODULE2 (
clk,
reset,
VAR24,
VAR25,
VAR10,
VAR20,
VAR27,
VAR22,
VAR7,
VAR6);
parameter VAR5 = "VAR23";
parameter VAR2 = 32'd12;
parameter VAR8 = 32'd2;
parameter VAR3 = 32'd3;
input clk;
input reset;
output VAR24;
input VAR25;
input VAR10;
output[VAR2 - 1:0] VAR20;
output VAR27;
input VAR22;
input VAR7;
input[VAR2 - 1:0] VAR6;
wire[VAR8 - 1:0] VAR17 ;
wire[VAR2 - 1:0] VAR1, VAR15;
reg[VAR8:0] VAR4 = {(VAR8+1){1'b1}};
reg VAR14 = 0, VAR12 = 1;
assign VAR24 = VAR14;
assign VAR27 = VAR12;
assign VAR1 = VAR6;
assign VAR20 = VAR15;
always @ (posedge clk) begin
if (reset == 1'b1)
begin
VAR4 <= ~{VAR8+1{1'b0}};
VAR14 <= 1'b0;
VAR12 <= 1'b1;
end
else begin
if (((VAR10 & VAR25) == 1 & VAR14 == 1) &&
((VAR7 & VAR22) == 0 | VAR12 == 0))
begin
VAR4 <= VAR4 -1;
if (VAR4 == 0)
VAR14 <= 1'b0;
VAR12 <= 1'b1;
end
else if (((VAR10 & VAR25) == 0 | VAR14 == 0) &&
((VAR7 & VAR22) == 1 & VAR12 == 1))
begin
VAR4 <= VAR4 +1;
VAR14 <= 1'b1;
if (VAR4 == VAR3-2)
VAR12 <= 1'b0;
end
end
end
assign VAR17 = VAR4[VAR8] == 1'b0 ? VAR4[VAR8-1:0]:{VAR8{1'b0}};
assign VAR19 = (VAR7 & VAR22) & VAR12;
MODULE1
.VAR2(VAR2),
.VAR8(VAR8),
.VAR3(VAR3))
VAR26 (
.clk(clk),
.VAR16(VAR1),
.VAR21(VAR19),
.VAR13(VAR17),
.VAR9(VAR15));
endmodule | gpl-3.0 |
Jawanga/ece385lab8 | lab8_usb/usb_system/synthesis/submodules/ISP1362_IF.v | 2,540 | module MODULE1( VAR23,
VAR1,
VAR19,
VAR16,
VAR21,
VAR24,
VAR6,
VAR25,
VAR15,
VAR7,
VAR27,
VAR20,
VAR8,
VAR14,
VAR5,
VAR13,
VAR18,
VAR3,
VAR11,
VAR10,
VAR4,
VAR22,
VAR12,
VAR26,
VAR9,
VAR17
);
input [15:0] VAR23;
input VAR19;
input VAR16;
input VAR21;
input VAR24;
input VAR6;
input VAR25;
output [15:0] VAR1;
output VAR15;
input [15:0] VAR7;
input VAR20;
input VAR8;
input VAR14;
input VAR5;
input VAR13;
input VAR18;
output [15:0] VAR27;
output VAR3;
inout [15:0] VAR11;
output [1:0] VAR10;
output VAR4;
output VAR22;
output VAR12;
output VAR26;
input VAR9;
input VAR17;
assign VAR11 = VAR5 ? (VAR21 ? 16'VAR2 : VAR23) : (VAR14 ? 16'VAR2 : VAR7) ;
assign VAR1 = VAR16 ? 16'VAR2 : VAR11;
assign VAR27 = VAR8 ? 16'VAR2 : VAR11;
assign VAR10 = VAR5? {1'b0,VAR19} : {1'b1,VAR20};
assign VAR12 = VAR24 & VAR5;
assign VAR22 = VAR5? VAR21 : VAR14;
assign VAR4 = VAR5? VAR16 : VAR8;
assign VAR26 = VAR5? VAR6: VAR13;
assign VAR15 = VAR9;
assign VAR3 = VAR17;
endmodule | apache-2.0 |
shkkgs/DE4-multicore-network-processor-with-multiple-hardware-monitors- | DE4_network_processor_4cores_6monitors_release/projects/DE4_Reference_Router_with_DMA/src/sources_ngnp_multicore/to_send/ngnp_added_monitor/ngnp/src/packet_buffer_bypass.v | 3,782 | module MODULE1(
input clk,
input reset,
output [239:0] VAR59,
input [63:0] VAR44,
input [23:0] VAR17,
input VAR4,
output reg VAR30,
input VAR2,
output reg VAR54,
output reg [63:0] VAR25,
output reg [23:0] VAR45,
output reg VAR32,
output reg VAR46,
input VAR6,
output reg [1:0] VAR16,
output reg VAR38,
output reg VAR33,
input VAR10,
output reg VAR20
);
reg VAR7;
reg VAR41;
reg [8:0] VAR58;
reg [8:0] VAR47;
reg [31:0] VAR50;
reg [31:0] VAR48;
wire [31:0] VAR14;
wire [31:0] VAR27;
wire [3:0] VAR5;
wire [3:0] VAR51;
VAR40 VAR43(
.VAR37 (VAR14),
.VAR60 (VAR27),
.VAR35 (),
.VAR31 (),
.VAR57 (VAR58),
.VAR55 (VAR47),
.VAR8 (clk),
.VAR18 (clk),
.VAR42 (VAR50),
.VAR28 (VAR48),
.VAR12 (VAR5),
.VAR15 (VAR51),
.VAR9 (1'b1),
.VAR49 (1'b1),
.VAR13 (reset),
.VAR21 (reset),
.VAR26 (VAR7),
.VAR24 (VAR41)
);
reg [7:0] VAR39;
reg [7:0] VAR3;
parameter VAR23 = 3'b001,
VAR53 = 3'b010,
VAR11 = 3'b100,
VAR19 = 3'b101,
VAR56 = 3'b110;
wire VAR22;
reg VAR36;
reg VAR1;
reg VAR29;
reg [2:0] VAR52;
reg [2:0] VAR34;
always @(*)
begin
VAR34 = VAR52;
VAR54 = 0;
VAR46 = 0;
VAR30 = 0;
{VAR7, VAR41} = 2'b00;
VAR32 = 0;
VAR36 = 0;
VAR1 = 0;
case(VAR52)
VAR23: begin
VAR36 = 1;
if(VAR2) begin
VAR54 = 1;
VAR34 = VAR53;
end else begin
VAR30 = 1;
end
end
VAR53: begin
VAR54 = 1;
if(VAR4) begin
{VAR7, VAR41} = 2'b11;
{VAR50, VAR48} = VAR44;
VAR58 = {VAR39, 1'b0};
VAR47 = {VAR39, 1'b1};
VAR16 = VAR17[1:0];
VAR20 = VAR17[5];
VAR45 = {3'b000, VAR17[23:3]};
end
if(!VAR2) begin
VAR34 = VAR11;
end
end
VAR11: begin
VAR46 = 1;
if(VAR6) begin
VAR34 = VAR19;
end
end
VAR19: begin
VAR46 = 1;
VAR1 = 1;
if(VAR10) begin
if(VAR3 <= VAR39+1) begin
VAR58 = {VAR3, 1'b0};
VAR47 = {VAR3, 1'b1};
VAR25 = {VAR14, VAR27};
VAR32 = (VAR3 < 1) ? 0 : (VAR3 > VAR39) ? 0 : 1;
VAR38 = (VAR3 == 1) ? 1 : 0;
VAR33 = (VAR3 == VAR39) ? 1 : 0;
end
end
if(VAR22) begin
VAR34 = VAR56;
end
end
VAR56: begin
VAR46 = 0;
if(!VAR6) begin
VAR34 = VAR23;
end
end
default: begin
VAR34 = VAR23;
end
endcase
end
always @(posedge clk)
begin
if(reset) begin
VAR52 <= 0;
end else begin
VAR52 <= VAR34;
end
if(VAR36) begin
VAR39 <= 0;
VAR3 <= 0;
end
if(VAR4) begin
VAR39 <= VAR39 + 1'b1;
end
if(VAR1 && VAR10) begin
VAR3 <= VAR3 + 1'b1;
end
end
assign VAR22 = (VAR3 == VAR39+1) ? 1 : 0;
assign VAR59[63:0] = VAR44;
assign VAR59[79:64] = VAR17;
assign VAR59[80] = VAR4;
assign VAR59[81] = VAR30;
assign VAR59[82] = VAR2;
assign VAR59[83] = VAR54;
assign VAR59[147:84] = VAR25;
assign VAR59[163:148] = VAR45;
assign VAR59[164] = VAR32;
assign VAR59[165] = VAR46;
assign VAR59[166] = VAR6;
assign VAR59[168:167] = VAR16;
assign VAR59[169] = VAR38;
assign VAR59[170] = VAR33;
assign VAR59[171] = VAR10;
assign VAR59[175:172] = VAR50[7:4];
assign VAR59[179:176] = VAR14[7:4];
assign VAR59[207:200] = VAR39;
assign VAR59[217:210] = VAR3;
assign VAR59[218] = VAR22;
assign VAR59[219] = VAR36;
assign VAR59[220] = VAR1;
assign VAR59[232:230] = VAR52;
endmodule | mit |
shkkgs/DE4-multicore-network-processor-with-multiple-hardware-monitors- | DE4_network_processor_4cores_6monitors_release/projects/DE4_Reference_Router_with_DMA/src/cpci/megafunctions/net2pci_dma_512x32_bb.v | 6,305 | module MODULE1 (
VAR8,
VAR10,
VAR7,
VAR5,
VAR9,
VAR3,
VAR6,
VAR11,
VAR4,
VAR2,
VAR1);
input VAR8;
input VAR10;
input [31:0] VAR7;
input VAR5;
input VAR9;
output VAR3;
output VAR6;
output VAR11;
output VAR4;
output [31:0] VAR2;
output [8:0] VAR1;
endmodule | mit |
secworks/fltfpga | src/rtl/fltfpga.v | 4,781 | module MODULE1(
input wire clk,
input wire VAR14,
output wire VAR11,
input wire VAR16,
output wire VAR18,
input wire VAR13,
output wire [23 : 0] VAR9,
output wire VAR15,
output wire VAR12,
output wire VAR1,
output wire VAR19,
output wire VAR4,
input wire VAR8,
output wire VAR17,
input wire VAR3,
output wire VAR2,
output wire [7 : 0] VAR20,
input wire VAR10,
input wire VAR6,
input wire VAR22,
output wire VAR5
);
parameter VAR7 = 8'h42;
parameter VAR21 = 8'h43;
always @ (posedge clk)
begin
if (!VAR14)
begin
end
else
begin
end
end
endmodule | bsd-2-clause |
FPGA1988/udp_ip_stack | Network/udp_ip_core/trunk/ic/digital/rtl/eth_tri_mode/RMON/RMON_dpram.v | 1,292 | module MODULE1(
VAR14 ,
VAR13 ,
VAR19,
VAR18,
VAR10,
VAR17,
VAR9,
VAR7
);
input VAR14 ;
input VAR13 ;
input [5:0] VAR19;
input [31:0] VAR18;
output [31:0] VAR10;
input VAR17;
input [5:0] VAR9;
output [31:0] VAR7;
wire VAR6;
wire VAR4;
assign VAR6=VAR13;
assign VAR4=VAR13;
VAR23 #(32,6,"VAR20") VAR11(
.VAR21 (VAR18 ),
.VAR12 (32'b0 ),
.VAR16 (VAR17 ),
.VAR5 (1'b0 ),
.VAR2 (VAR19 ),
.VAR3 (VAR9 ),
.VAR22 (VAR6 ),
.VAR15 (VAR4 ),
.VAR1 (VAR10 ),
.VAR8 (VAR7 ));
endmodule | apache-2.0 |
kDaniu/miaow | src/verilog/rtl/issue/inflight_instr_counter.v | 2,031 | module MODULE1
(
VAR21, VAR10,
clk, rst, VAR6, VAR17, VAR8,
VAR12
);
input clk,rst, VAR6,
VAR17, VAR8,
VAR12;
output VAR21, VAR10;
wire VAR13;
wire [3:0] MODULE1;
wire [1:0] VAR3;
wire [2:0] VAR2;
wire [3:0] VAR11;
wire [3:0] VAR15;
VAR20 VAR4
(
VAR3[0],
VAR3[1],
VAR6,
VAR17,
VAR8
);
VAR18 #(3) VAR7
(
.VAR16({{2{1'b0}},VAR12}),
.VAR9({1'b1,~VAR3}),
.VAR14(1'b1),
.sum(VAR2),
.VAR19()
);
VAR18 #(4) VAR5
(
.VAR16({VAR2[2],VAR2}),
.VAR9(VAR11),
.VAR14(1'b0),
.sum(VAR15),
.VAR19()
);
register #(4) VAR1
(
.out(VAR11),
.in(VAR15),
.VAR13(VAR13),
.clk(clk),
.rst(rst)
);
assign VAR13 = VAR6 | VAR17 |VAR8 | VAR12;
assign VAR21 = ~(|VAR11);
assign VAR10 = &VAR11;
endmodule | bsd-3-clause |
nickdesaulniers/Omicron | reg_block.v | 1,394 | module MODULE1(
input [2:0] VAR4,
input [2:0] VAR2,
input [2:0] VAR7,
input [15:0] VAR6,
input VAR1,
input VAR9,
output [15:0] VAR3,
output [15:0] VAR5
);
reg [15:0] VAR8 [7:0];
assign VAR3 = VAR8[VAR4];
assign VAR5 = VAR8[VAR2];
always@(posedge VAR1) begin
if(VAR9) begin
VAR8[3'b0] <= 16'b0;
if(VAR7 != 3'b0) begin
VAR8[VAR7] <= VAR6;
end
end
end
endmodule | gpl-3.0 |
edgd1er/M1S1_INFO | S1_AEO/TP2/ipcore_dir/timer.v | 5,761 | module MODULE1
( input VAR9,
output VAR19,
output VAR43
);
VAR26 VAR27
(.VAR48 (VAR40),
.VAR2 (VAR9));
wire VAR28;
wire VAR1;
wire [7:0] VAR6;
wire VAR30;
wire VAR11;
VAR23
.VAR15 (1),
.VAR25 (4),
.VAR49 ("VAR31"),
.VAR17 (10.0),
.VAR47 ("VAR13"),
.VAR45 ("1X"),
.VAR21 ("VAR8"),
.VAR18 (0),
.VAR4 ("VAR31"))
VAR20
(.VAR38 (VAR40),
.VAR46 (VAR30),
.VAR24 (VAR11),
.VAR29 (),
.VAR10 (),
.VAR39 (),
.VAR12 (),
.VAR7 (),
.VAR37 (),
.VAR44 (),
.VAR36 (),
.VAR42 (1'b0),
.VAR32 (1'b0),
.VAR22 (1'b0),
.VAR3 (),
.VAR33 (VAR1),
.VAR41 (VAR6),
.VAR34 (1'b0),
.VAR16 (1'b0));
assign VAR30 = VAR19;
VAR5 VAR14
(.VAR48 (VAR19),
.VAR2 (VAR11));
VAR5 VAR35
(.VAR48 (VAR43),
.VAR2 (VAR11));
endmodule | gpl-2.0 |
thinkoco/de1_soc_opencl | de10_nano_sharedonly_hdmi/ip/debounce/debounce.v | 2,532 | module MODULE1 (
clk,
VAR4,
VAR6,
VAR1
);
parameter VAR12 = 32; parameter VAR9 = "VAR2"; parameter VAR10 = 50000; parameter VAR7 = 16;
input wire clk;
input wire VAR4;
input wire [VAR12-1:0] VAR6;
output wire [VAR12-1:0] VAR1;
reg [VAR7-1:0] counter [0:VAR12-1];
wire VAR3 [0:VAR12-1];
wire VAR11 [0:VAR12-1];
genvar VAR8;
generate for (VAR8 = 0; VAR8 < VAR12; VAR8 = VAR8+1)
begin: VAR5
always @ (posedge clk or negedge VAR4)
begin
if (VAR4 == 0)
begin
counter[VAR8] <= 0;
end
else
begin
if (VAR3[VAR8] == 1) begin
counter[VAR8] <= 0;
end
else if (VAR11[VAR8] == 1)
begin
counter[VAR8] <= counter[VAR8] + 1'b1;
end
end
end
if (VAR9 == "VAR2")
begin
assign VAR3[VAR8] = (VAR6[VAR8] == 0);
assign VAR11[VAR8] = (VAR6[VAR8] == 1) & (counter[VAR8] < VAR10);
assign VAR1[VAR8] = (counter[VAR8] == VAR10) ? 1'b1 : 1'b0;
end
else
begin
assign VAR3[VAR8] = (VAR6[VAR8] == 1);
assign VAR11[VAR8] = (VAR6[VAR8] == 0) & (counter[VAR8] < VAR10);
assign VAR1[VAR8] = (counter[VAR8] == VAR10) ? 1'b0 : 1'b1;
end
end
endgenerate
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/and2b/sky130_fd_sc_ms__and2b.pp.symbol.v | 1,290 | module MODULE1 (
input VAR1 ,
input VAR5 ,
output VAR6 ,
input VAR7 ,
input VAR2,
input VAR3,
input VAR4
);
endmodule | apache-2.0 |
megari/sd2snes | verilog/sd2snes/address.v | 9,760 | module MODULE1(
input VAR3,
input [7:0] VAR12, input [2:0] VAR33, input [23:0] VAR13, input [7:0] VAR32, input VAR35, output [23:0] VAR22, output VAR34, output VAR10, output VAR23, output VAR1, input [23:0] VAR36,
input [23:0] VAR9,
output VAR14,
output VAR42,
output VAR20,
output VAR16,
input [14:0] VAR27,
output VAR37,
output VAR28,
output VAR25,
output VAR39,
output VAR26,
output VAR43,
output VAR40,
output VAR5,
output VAR44,
input [8:0] VAR24,
input [9:0] VAR30,
input VAR21
);
parameter [2:0]
VAR19 = 0,
VAR7 = 1,
VAR18 = 2,
VAR11 = 3,
VAR41 = 4
;
wire [23:0] VAR4;
assign VAR23 = ((!VAR13[22] & VAR13[15])
|(VAR13[22]));
assign VAR10 = VAR36[0]
&(VAR12[VAR7]
?((VAR13[22:19] == 4'b1101)
& &(~VAR13[15:12])
& VAR13[11])
:((VAR33 == 3'b000
|| VAR33 == 3'b010
|| VAR33 == 3'b110)
? (!VAR13[22]
& VAR13[21]
& &VAR13[14:13]
& !VAR13[15]
)
:(VAR33 == 3'b001)
? (&VAR13[22:20]
& (~VAR35)
& (~VAR13[15] | ~VAR9[21])
)
:(VAR33 == 3'b011)
? ((VAR13[23:19] == 5'b00010)
& (VAR13[15:12] == 4'b0101)
)
:(VAR33 == 3'b111)
? (&VAR13[23:20])
: 1'b0));
wire [2:0] VAR31 = {VAR27[6], VAR27[5], 1'b0};
wire [2:0] VAR6 = VAR27[2] ? VAR13[21:19] : VAR13[22:20];
wire VAR17 = (VAR27[3] & ~VAR13[23]) | (VAR27[4] & VAR13[23]);
wire VAR38 = VAR17
& (( VAR23 & (VAR6 == VAR31)
&(VAR13[15] | VAR27[2])
&(~(VAR13[19] & VAR27[2])))
| (VAR27[2]
? (VAR13[22:21] == 2'b01 & VAR13[15:13] == 3'b011)
: (~VAR35 & &VAR13[22:20] & ~VAR13[15]))
);
wire VAR2 = ((VAR27[7] & (VAR13[23:22] == 2'b00))
|(VAR27[8] & (VAR13[23:22] == 2'b10)))
& VAR13[15];
wire VAR29 = (VAR27[9] & ~VAR13[23]) | (VAR27[10] & VAR13[23]);
wire VAR15 = VAR29
& (VAR27[2] ? (VAR13[21:20] == {VAR27[11], 1'b0})
: (VAR13[22:21] == {VAR27[11], 1'b0}));
assign VAR16 = (VAR33 == 3'b011) & ~VAR2 & ~VAR38 & VAR15;
assign VAR1 = VAR10
|((VAR33 == 3'b011) & VAR38);
wire [23:0] VAR8 = VAR27[2] ? {1'b0, VAR13[22:0]}
: {2'b00, VAR13[22:16], VAR13[14:0]};
assign VAR4 = ((VAR33 == 3'b000)
?(VAR10
? 24'hE00000 + ({VAR13[20:16], VAR13[12:0]}
& VAR36)
: ({1'b0, VAR13[22:0]} & VAR9))
:(VAR33 == 3'b001)
?(VAR10
? 24'hE00000 + ({VAR13[20:16], VAR13[14:0]}
& VAR36)
: ({2'b00, VAR13[22:16], VAR13[14:0]}
& VAR9))
:(VAR33 == 3'b010)
?(VAR10
? 24'hE00000 + ({VAR13[20:16], VAR13[12:0]}
& VAR36)
: ({1'b0, !VAR13[23], VAR13[21:0]}
& VAR9))
:(VAR33 == 3'b011)
?( VAR10
? 24'hE00000 + {VAR13[18:16], VAR13[11:0]}
: VAR2
? (24'h800000 + ({VAR13[22:16], VAR13[14:0]} & 24'h0fffff))
: VAR38
? (24'h400000 + (VAR8 & 24'h07FFFF))
: VAR21
? (24'h900000 + {VAR30,VAR24})
: (VAR8 & 24'h0fffff)
)
:(VAR33 == 3'b110)
?(VAR10
? 24'hE00000 + ((VAR13[14:0] - 15'h6000)
& VAR36)
:(VAR13[15]
?({1'b0, VAR13[23:16], VAR13[14:0]})
:({2'b10,
VAR13[23],
VAR13[21:16],
VAR13[14:0]}
)
)
)
:(VAR33 == 3'b111)
?(VAR10
? VAR13
: (({1'b0, VAR13[22:0]} & VAR9)
+ 24'hC00000)
)
: 24'b0);
assign VAR22 = VAR4;
assign VAR34 = VAR23 | VAR1 | VAR21;
assign VAR14 = VAR12[VAR11] & (!VAR13[22] && ((VAR13[15:0] & 16'hfff8) == 16'h2000));
assign VAR20 = (VAR33 == 3'b011);
assign VAR42 = VAR12[VAR18] & (!VAR13[22] && ((VAR13[15:0] & 16'hfffe) == 16'h2800));
assign VAR37 =
VAR12[VAR19]
?((VAR33 == 3'b001)
?(VAR9[20]
?(VAR13[22] & VAR13[21] & ~VAR13[20] & ~VAR13[15])
:(~VAR13[22] & VAR13[21] & VAR13[20] & VAR13[15])
)
:(VAR33 == 3'b000)
?(~VAR13[22] & ~VAR13[21] & ~VAR13[20] & ~VAR13[15]
& &VAR13[14:13])
:1'b0)
:VAR12[VAR7]
?(VAR13[22] & VAR13[21] & ~VAR13[20] & &(~VAR13[19:16]) & ~VAR13[15])
:1'b0;
assign VAR28 = VAR12[VAR7]
&(VAR13[22:19] == 4'b1101
&& VAR13[15:11] == 5'b00000);
assign VAR25 = VAR12[VAR19]
?((VAR33 == 3'b001) ? VAR13[14]
:(VAR33 == 3'b000) ? VAR13[12]
:1'b1)
: VAR12[VAR7]
? VAR13[0]
: 1'b1;
assign VAR39 = VAR12[VAR41] & (VAR32 == 8'h3f);
assign VAR26 = ({VAR13[22], VAR13[15:9]} == 8'b00010101);
assign VAR43 = (VAR13 == 24'h002BF2);
assign VAR40 = (VAR13 == 24'h002A5A);
assign VAR5 = (VAR13 == 24'h002A13);
assign VAR44 = (VAR13 == 24'h002A4D);
endmodule | gpl-2.0 |
karatekid/ultrasonic-fountain | hardware/src/message_printer.v | 1,696 | module MODULE1 (
input clk,
input rst,
output [7:0] VAR20,
output reg VAR4,
input VAR18,
input [7:0] VAR21,
input VAR17
);
localparam VAR5 = 2;
localparam VAR3 = 0,
VAR19 = 1,
VAR13 = 2,
VAR8 = 3;
localparam VAR12 = 2;
reg [VAR5-1:0] VAR14, VAR2;
reg [3:0] VAR10, VAR7;
reg [7:0] VAR16, VAR15;
wire [7:0] VAR6;
VAR9 VAR9 (
.clk(clk),
.addr(VAR7),
.VAR1(VAR6)
);
assign VAR20 = VAR15;
always @(*) begin
VAR14 = VAR2; VAR10 = VAR7; VAR4 = 1'b0;
VAR16 = VAR15;
case (VAR2)
VAR3: begin
VAR10 = 4'd0;
if (VAR17) begin
VAR16 = VAR21;
VAR14 = VAR13;
end
end
VAR13: begin
if (!VAR18) begin
VAR4 = 1'b1;
VAR14 = VAR19;
end
end
VAR19: begin
if (!VAR18) begin
VAR4 = 1'b1;
VAR10 = VAR7 + 1'b1;
if (VAR7 == VAR12-1) begin
VAR14 = VAR8;
VAR16 = "\VAR11";
end
end
end
VAR8: begin
if(!VAR18) begin
VAR4 = 1'b1;
VAR14 = VAR3;
end
end
default: VAR14 = VAR3;
endcase
end
always @(posedge clk) begin
if (rst) begin
VAR2 <= VAR3;
VAR15 <= "\VAR11";
end else begin
VAR2 <= VAR14;
VAR15 <= VAR16;
end
VAR7 <= VAR10;
end
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/dlygate4s18/sky130_fd_sc_lp__dlygate4s18.functional.pp.v | 1,832 | module MODULE1 (
VAR7 ,
VAR9 ,
VAR11,
VAR6,
VAR3 ,
VAR4
);
output VAR7 ;
input VAR9 ;
input VAR11;
input VAR6;
input VAR3 ;
input VAR4 ;
wire VAR12 ;
wire VAR2;
buf VAR1 (VAR12 , VAR9 );
VAR8 VAR10 (VAR2, VAR12, VAR11, VAR6);
buf VAR5 (VAR7 , VAR2 );
endmodule | apache-2.0 |
Cosmos-OpenSSD/Cosmos-OpenSSD-plus | project/Predefined/2Ch8Way-1.0.3/OpenSSD2_2Ch8Way-1.0.3/OpenSSD2.srcs/sources_1/ipshared/ENCLab/Tiger4NSC_v1_2_5/ab882192/src/ScrambleEncoder.v | 8,986 | module MODULE1
(
parameter VAR46 = 32 ,
parameter VAR5 = 32 ,
parameter VAR3 = 16 ,
parameter VAR52 = 3
)
(
VAR39 ,
VAR24 ,
VAR18 ,
VAR36 ,
VAR25 ,
VAR42 ,
VAR32 ,
VAR29 ,
VAR19 ,
VAR48 ,
VAR47 ,
VAR21 ,
VAR16 ,
VAR12 ,
VAR55 ,
VAR31 ,
VAR14 ,
VAR38 ,
VAR13 ,
VAR15 ,
VAR8 ,
VAR20 ,
VAR49 ,
VAR37
);
input VAR39 ;
input VAR24 ;
input [5:0] VAR18 ;
input [4:0] VAR36 ;
input [4:0] VAR25 ;
input [VAR46 - 1:0] VAR42 ;
input [VAR3 - 1:0] VAR32 ;
input VAR29 ;
output VAR19 ;
output [5:0] VAR48 ;
output [4:0] VAR47 ;
output [4:0] VAR21 ;
output [VAR46 - 1:0] VAR16 ;
output [VAR3 - 1:0] VAR12 ;
output VAR55 ;
input VAR31 ;
output [VAR5 - 1:0] VAR14 ;
output VAR38 ;
output VAR13 ;
input VAR15 ;
input [VAR5 - 1:0] VAR8 ;
input VAR20 ;
input VAR49 ;
output VAR37 ;
reg [5:0] VAR6 ;
reg [4:0] VAR10 ;
reg [4:0] VAR53 ;
reg [VAR46 - 1:0] VAR17 ;
reg [VAR3 - 1:0] VAR4 ;
reg VAR40 ;
reg [VAR5 - 1:0] VAR54 ;
parameter VAR41 = 6'b000001 ;
parameter VAR30 = 6'b000010 ;
localparam VAR23 = 3'b000;
localparam VAR11 = 3'b001;
localparam VAR22 = 3'b011;
localparam VAR45 = 3'b010;
localparam VAR35 = 3'b110;
reg [2:0] VAR51;
reg [2:0] VAR9;
always @ (posedge VAR39)
if (VAR24)
VAR51 <= VAR23;
else
VAR51 <= VAR9;
always @
case (VAR51)
VAR11:
VAR40 <= 1'b1;
VAR45:
VAR40 <= 1'b1;
default:
VAR40 <= 1'b0;
endcase
always @ (posedge VAR39)
if (VAR24)
VAR54 <= {(VAR5){1'b0}};
else
if (VAR51 == VAR23 && VAR29 && (VAR36 == VAR52))
VAR54 <= VAR42;
wire [VAR5 - 1:0] VAR34;
genvar VAR7;
parameter VAR43 = VAR44(VAR5 / 8);
wire [VAR43 * (VAR5 / 8) - 1:0] VAR28;
generate
for (VAR7 = 0; VAR7 < VAR5 / 8; VAR7 = VAR7 + 1)
begin
assign VAR28[VAR43 * (VAR7 + 1) - 1:VAR43 * VAR7] = {(VAR43){1'b1}} & VAR7;
VAR1
VAR2
(
.VAR39 (VAR39 ),
.VAR24 (VAR24 ),
.VAR33 ({VAR54,
VAR28[VAR43 * (VAR7 + 1) - 1:VAR43 * VAR7]}),
.VAR26 (VAR51 == VAR45 ),
.VAR50 ((VAR51 == VAR35) &&
VAR20 && VAR15 ),
.VAR27 (VAR34[8 * (VAR7 + 1) - 1:8 * VAR7] )
);
end
endgenerate
assign VAR38 = VAR20 && ((VAR51 == VAR35) || (VAR51 == VAR22));
assign VAR13 = VAR49;
assign VAR14 = (VAR51 == VAR35)?(VAR34 ^ VAR8):VAR8;
assign VAR37 = VAR15 && ((VAR51 == VAR35) || (VAR51 == VAR22));;
endmodule | gpl-3.0 |
benjaminfjones/fpga-led-counter | src/mojo_top.v | 1,124 | module MODULE1(
input clk,
input VAR14,
input VAR9,
output[7:0]VAR7,
output VAR1,
input VAR3,
input VAR15,
input VAR5,
output [3:0] VAR18,
input VAR8, output VAR17, input VAR2 );
wire rst = ~VAR14;
assign VAR1 = 1'VAR11;
assign VAR17 = 1'VAR11;
assign VAR18 = 4'VAR16;
genvar VAR4;
generate
for (VAR4 = 0; VAR4 < 8; VAR4=VAR4+1) begin: VAR13
VAR10 #(.VAR12(3)) VAR10 (
.rst(rst),
.clk(clk),
.VAR6(VAR4),
.VAR10(VAR7[VAR4])
);
end
endgenerate
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/clkbuf/sky130_fd_sc_ms__clkbuf.behavioral.v | 1,345 | module MODULE1 (
VAR6,
VAR8
);
output VAR6;
input VAR8;
supply1 VAR7;
supply0 VAR5;
supply1 VAR4 ;
supply0 VAR2 ;
wire VAR1;
buf VAR3 (VAR1, VAR8 );
buf VAR9 (VAR6 , VAR1 );
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/sdfrbp/sky130_fd_sc_hs__sdfrbp.behavioral.pp.v | 2,935 | module MODULE1 (
VAR14 ,
VAR10 ,
VAR11 ,
VAR29 ,
VAR23 ,
VAR15 ,
VAR4 ,
VAR27 ,
VAR20
);
input VAR14 ;
input VAR10 ;
output VAR11 ;
output VAR29 ;
input VAR23 ;
input VAR15 ;
input VAR4 ;
input VAR27 ;
input VAR20;
wire VAR9 ;
wire VAR18 ;
wire VAR25 ;
reg VAR13 ;
wire VAR17 ;
wire VAR28 ;
wire VAR12 ;
wire VAR2;
wire VAR8 ;
wire VAR19 ;
wire VAR3 ;
wire VAR26 ;
wire VAR16 ;
wire VAR21 ;
wire VAR31 ;
not VAR30 (VAR18 , VAR2 );
VAR5 VAR1 (VAR25, VAR17, VAR28, VAR12 );
VAR7 VAR6 (VAR9 , VAR25, VAR8, VAR18, VAR13, VAR14, VAR10);
assign VAR19 = ( VAR14 === 1'b1 );
assign VAR3 = ( ( VAR2 === 1'b1 ) && VAR19 );
assign VAR26 = ( ( VAR12 === 1'b0 ) && VAR3 );
assign VAR16 = ( ( VAR12 === 1'b1 ) && VAR3 );
assign VAR21 = ( ( VAR17 !== VAR28 ) && VAR3 );
assign VAR31 = ( ( VAR20 === 1'b1 ) && VAR19 );
buf VAR22 (VAR11 , VAR9 );
not VAR24 (VAR29 , VAR9 );
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/edfxbp/sky130_fd_sc_ls__edfxbp.functional.pp.v | 2,082 | module MODULE1 (
VAR15 ,
VAR8 ,
VAR16 ,
VAR7 ,
VAR14 ,
VAR4,
VAR11,
VAR3 ,
VAR5
);
output VAR15 ;
output VAR8 ;
input VAR16 ;
input VAR7 ;
input VAR14 ;
input VAR4;
input VAR11;
input VAR3 ;
input VAR5 ;
wire VAR10 ;
wire VAR9;
VAR13 VAR2 (VAR9, VAR10, VAR7, VAR14 );
VAR17 VAR6 VAR18 (VAR10 , VAR9, VAR16, , VAR4, VAR11);
buf VAR1 (VAR15 , VAR10 );
not VAR12 (VAR8 , VAR10 );
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/inputiso1p/sky130_fd_sc_hdll__inputiso1p.symbol.v | 1,393 | module MODULE1 (
input VAR2 ,
output VAR7 ,
input VAR5
);
supply1 VAR4;
supply0 VAR1;
supply1 VAR6 ;
supply0 VAR3 ;
endmodule | apache-2.0 |
patrick-samy/ace | data/path.v | 3,591 | module MODULE1();
wire[31:0] VAR62;
wire[31:0] VAR29;
wire[31:0] VAR27;
wire[31:0] VAR34;
wire[31:0] VAR59;
wire VAR60;
VAR38 VAR35(VAR26, VAR50);
VAR14 VAR25(VAR50, VAR43);
VAR4 VAR1(VAR43,
VAR26,
VAR28);
VAR21 VAR37(VAR28,
VAR58,
VAR47,
VAR3,
VAR33,
VAR40,
VAR15,
VAR8,
VAR49,
VAR55,
VAR57);
VAR44 VAR11(VAR3,
VAR15,
VAR46,
VAR20,
VAR17,
VAR2,
VAR36);
VAR61(VAR58,
VAR9,
VAR32,
VAR33,
VAR49,
VAR55,
VAR57,
VAR26,
VAR56,
VAR39,
VAR31,
VAR19,
VAR6,
VAR48,
VAR41);
alu VAR51(VAR53,
VAR39,
VAR31,
VAR16,
VAR42);
VAR63(VAR16,
VAR19,
VAR48,
VAR41, VAR26,
VAR22,
VAR30
VAR10,
VAR45);
VAR52(VAR22,
VAR30,
VAR10,
VAR45,
VAR26,
VAR7,
VAR12,
VAR13,
VAR46);
VAR24 VAR23(VAR54,
VAR7,
VAR18,
0,
VAR5,
VAR20);
endmodule | mit |
combinatorylogic/soc | backends/c2/hw/blackice2/delay.v | 1,774 | module MODULE1(input clk,
input rst,
input VAR21,
input [7:0] VAR35,
input VAR18,
output reg [7:0] VAR15,
output VAR6,
output VAR31);
reg [8:0] VAR19,VAR11,VAR11,VAR8,VAR12,VAR3,VAR9,VAR14,VAR25,VAR5;
wire [8:0] VAR26,VAR17,VAR30,VAR34,VAR33,VAR29,VAR20,VAR23,VAR4,VAR32;
wire VAR16,VAR22,VAR24,VAR1,VAR27,VAR7,VAR2,VAR13,VAR28;
assign VAR31 = VAR19[8];
assign VAR6 = VAR16|!VAR19[8];
assign VAR26 = VAR21?{1'b1, VAR35}:(VAR16?0:VAR19);
assign VAR16 = VAR22|!VAR11[8]; assign VAR22 = VAR24|!VAR10[8]; assign VAR24 = VAR1|!VAR8[8];
assign VAR1 = VAR27|!VAR12[8]; assign VAR27 = !VAR3[8]; assign VAR7 = VAR2|!VAR9[8];
assign VAR2 = VAR13|!VAR14[8]; assign VAR13 = VAR28|!VAR25[8]; assign VAR28 = VAR18|!VAR5[8];
assign VAR17 = VAR22?VAR19:VAR11; assign VAR30 = VAR24?VAR11:VAR10; assign VAR34 = VAR1?VAR10:VAR8;
assign VAR33 = VAR27?VAR8:VAR12; assign VAR29 = VAR7?VAR12:VAR3; assign VAR20 = VAR2?VAR3:VAR9;
assign VAR23 = VAR13?VAR9:VAR14; assign VAR4 = VAR28?VAR14:VAR25; assign VAR32 = VAR18?VAR25:VAR5;
always @(posedge clk)
if (!rst) begin
VAR19 <= 0; VAR11 <= 0; VAR10 <= 0; VAR8 <= 0;
VAR12 <= 0; VAR3 <= 0; VAR9 <= 0; VAR14 <= 0;
VAR25 <= 0; VAR5 <= 0;
end else begin
VAR19 <= VAR26; VAR11 <= VAR17; VAR10 <= VAR30; VAR8 <= VAR34; VAR12 <= VAR33; VAR3 <= VAR29;
VAR9 <= VAR20; VAR14 <= VAR23; VAR25 <= VAR4; VAR5 <= VAR32;
if (VAR18) begin
VAR15 <= VAR5[7:0];
end
end
endmodule | mit |
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu9t5v0 | cells/dffq/gf180mcu_fd_sc_mcu9t5v0__dffq_4.behavioral.v | 2,113 | module MODULE1( VAR9, VAR8, VAR2 );
input VAR9, VAR8;
output VAR2;
reg VAR5;
VAR1 VAR6(.VAR9(VAR9),.VAR8(VAR8),.VAR2(VAR2),.VAR5(VAR5));
VAR1 VAR3(.VAR9(VAR9),.VAR8(VAR8),.VAR2(VAR2),.VAR5(VAR5));
not VAR7(VAR4,VAR8);
buf VAR10(VAR11,VAR8); | apache-2.0 |
shipinsworks/BeD | rtl/memory_8bit.v | 1,609 | module MODULE1 #(
parameter integer VAR1 = 32,
parameter integer VAR10 = 512 )(
input wire clk,
input wire [VAR1-1:0] VAR9,
input wire [7:0] VAR2,
input wire VAR7,
input wire VAR5,
input wire [VAR1-1:0] VAR12,
output wire [7:0] VAR13
);
function integer VAR6;
input integer addr;
begin
addr = addr - 1;
for (VAR6=0; addr>0; VAR6=VAR6+1)
addr = addr >> 1;
end
endfunction
reg [7:0] VAR8 [0:VAR10-1];
wire [VAR6(VAR10)-1:0] VAR4;
wire [VAR6(VAR10)-1:0] VAR11;
integer VAR3; | mit |
peteasa/parallella-fpga | AdiHDLLib/library/axi_hdmi_tx/axi_hdmi_tx_es.v | 5,079 | module MODULE1 (
VAR8,
VAR9,
VAR15,
VAR4,
VAR2);
parameter VAR14 = 32;
localparam VAR5 = VAR14/8;
input VAR8;
input VAR9;
input VAR15;
input [(VAR14-1):0] VAR4;
output [(VAR14-1):0] VAR2;
reg VAR16 = 'd0;
reg [(VAR14-1):0] VAR10 = 'd0;
reg VAR6 = 'd0;
reg [(VAR14-1):0] VAR1 = 'd0;
reg VAR11 = 'd0;
reg [(VAR14-1):0] VAR19 = 'd0;
reg VAR7 = 'd0;
reg [(VAR14-1):0] VAR12 = 'd0;
reg VAR18 = 'd0;
reg [(VAR14-1):0] VAR13 = 'd0;
reg [(VAR14-1):0] VAR2 = 'd0;
wire [(VAR14-1):0] VAR3;
wire [(VAR14-1):0] VAR17;
assign VAR3 = (VAR15 == 1) ? {VAR5{8'h80}} : {VAR5{8'hab}};
assign VAR17 = (VAR15 == 1) ? {VAR5{8'h9d}} : {VAR5{8'hb6}};
always @(posedge VAR8) begin
VAR16 <= VAR9;
case ({VAR7, VAR11, VAR6,
VAR16, VAR9})
5'b11000: VAR10 <= {VAR5{8'h00}};
5'b11100: VAR10 <= {VAR5{8'h00}};
5'b11110: VAR10 <= {VAR5{8'hff}};
5'b10000: VAR10 <= VAR17;
default: VAR10 <= VAR4;
endcase
VAR6 <= VAR16;
VAR1 <= VAR10;
VAR11 <= VAR6;
VAR19 <= VAR1;
VAR7 <= VAR11;
VAR12 <= VAR19;
VAR18 <= VAR7;
VAR13 <= VAR12;
case ({VAR18, VAR7, VAR11,
VAR6, VAR16})
5'b00111: VAR2 <= {VAR5{8'h00}};
5'b00011: VAR2 <= {VAR5{8'h00}};
5'b00001: VAR2 <= {VAR5{8'hff}};
5'b01111: VAR2 <= VAR3;
default: VAR2 <= VAR13;
endcase
end
endmodule | lgpl-3.0 |
ShirmanXia/EE469SPRING16 | lab3/nios_system/synthesis/submodules/nios_system_sub_inputs.v | 2,304 | module MODULE1 (
address,
VAR4,
clk,
VAR6,
VAR8,
VAR7,
VAR9,
VAR5
)
;
output [ 8: 0] VAR9;
output [ 31: 0] VAR5;
input [ 1: 0] address;
input VAR4;
input clk;
input VAR6;
input VAR8;
input [ 31: 0] VAR7;
wire VAR3;
reg [ 8: 0] VAR2;
wire [ 8: 0] VAR9;
wire [ 8: 0] VAR1;
wire [ 31: 0] VAR5;
assign VAR3 = 1;
assign VAR1 = {9 {(address == 0)}} & VAR2;
always @(posedge clk or negedge VAR6)
begin
if (VAR6 == 0)
VAR2 <= 0;
end
else if (VAR4 && ~VAR8 && (address == 0))
VAR2 <= VAR7[8 : 0];
end
assign VAR5 = {32'b0 | VAR1};
assign VAR9 = VAR2;
endmodule | gpl-3.0 |
masson2013/heterogeneous_hthreads | src/hardware/MyRepository/pcores/vivado_cores/sfa_2x2_v1_0/sfa_5to1_mux.v | 2,511 | module MODULE1
(
output reg VAR7 ,
input wire VAR11 ,
input wire [31 : 0] VAR18 ,
output reg VAR9 ,
input wire VAR2 ,
input wire [31 : 0] VAR12 ,
output reg VAR17 ,
input wire VAR10 ,
input wire [31 : 0] VAR15 ,
output reg VAR14 ,
input wire VAR5 ,
input wire [31 : 0] VAR6 ,
output reg VAR8 ,
input wire VAR13 ,
input wire [31 : 0] VAR4 ,
input wire VAR19 ,
output reg VAR16 ,
output reg [31 : 0] VAR3 ,
input wire [ 3 : 0] VAR1
);
always @(*)
begin
case (VAR1)
4'd0: begin
VAR16 = 1'b0 ;
VAR3 = 32'd0 ;
VAR7 = 1'b0 ;
VAR9 = 1'b0 ;
VAR17 = 1'b0 ;
VAR14 = 1'b0 ;
VAR8 = 1'b0 ;
end
4'd1: begin
VAR16 = VAR11 ;
VAR3 = VAR18 ;
VAR7 = VAR19 ;
VAR9 = 1'b0 ;
VAR17 = 1'b0 ;
VAR14 = 1'b0 ;
VAR8 = 1'b0 ;
end
4'd2: begin
VAR16 = VAR2 ;
VAR3 = VAR12 ;
VAR7 = 1'b0 ;
VAR9 = VAR19 ;
VAR17 = 1'b0 ;
VAR14 = 1'b0 ;
VAR8 = 1'b0 ;
end
4'd3: begin
VAR16 = VAR10 ;
VAR3 = VAR15 ;
VAR7 = 1'b0 ;
VAR9 = 1'b0 ;
VAR17 = VAR19 ;
VAR14 = 1'b0 ;
VAR8 = 1'b0 ;
end
4'd4: begin
VAR16 = VAR5 ;
VAR3 = VAR6 ;
VAR7 = 1'b0 ;
VAR9 = 1'b0 ;
VAR17 = 1'b0 ;
VAR14 = VAR19 ;
VAR8 = 1'b0 ;
end
4'd5: begin
VAR16 = VAR13 ;
VAR3 = VAR4 ;
VAR7 = 1'b0 ;
VAR9 = 1'b0 ;
VAR17 = 1'b0 ;
VAR14 = 1'b0 ;
VAR8 = VAR19 ;
end
default: begin
VAR16 = 1'b0 ;
VAR3 = 32'd0 ;
VAR7 = 1'b0 ;
VAR9 = 1'b0 ;
VAR17 = 1'b0 ;
VAR14 = 1'b0 ;
VAR8 = 1'b0 ;
end
endcase
end
endmodule | bsd-3-clause |
iafnan/es2-hardwaresecurity | or1200/rtl/verilog/or1200/or1200_except.v | 20,409 | module MODULE1(
clk, rst,
VAR102, VAR35, VAR79, VAR26, VAR46, VAR20, VAR92,
VAR111, VAR58, VAR98, VAR69, VAR14, VAR93,
VAR39, VAR22, VAR6, VAR81, VAR101, VAR16,
VAR71, VAR44, VAR64, VAR50, VAR48, VAR91, VAR37,
VAR36, VAR5, VAR57,
VAR9, VAR68, VAR86, VAR74, VAR99, VAR18, VAR52, VAR90, VAR45, VAR3,
VAR65, VAR19, VAR89, VAR60, VAR10, VAR55, VAR72, VAR104, VAR108, VAR15
);
input clk;
input rst;
input VAR102;
input VAR35;
input VAR79;
input VAR26;
input VAR46;
input VAR20;
input VAR92;
input VAR111;
input VAR58;
input VAR98;
input VAR69;
input VAR14;
input VAR93;
input VAR39;
input VAR22;
input VAR6;
input VAR81;
input VAR101;
input VAR16;
input [31:0] VAR71;
output [31:0] VAR44;
output [31:2] VAR64;
input [31:0] VAR86;
input [VAR24-1:0] VAR74;
input VAR99;
input VAR18;
input VAR52;
input VAR90;
output [31:0] VAR45;
output [31:0] VAR3;
output [VAR66-1:0] VAR65;
input [VAR66-1:0] VAR89;
input VAR19;
input [VAR66-1:0] VAR60;
input [31:0] VAR10;
output VAR50;
output VAR48;
output [VAR70-1:0] VAR91;
output VAR37;
output VAR36;
output [12:0] VAR5;
input VAR57;
output [31:0] VAR9;
output [31:0] VAR68;
output VAR55;
input VAR72;
input VAR104;
input VAR108;
input VAR15;
reg [VAR70-1:0] VAR91;
reg [31:0] VAR44;
reg [31:0] VAR75;
reg [31:0] VAR97;
reg [31:0] VAR45;
reg [31:0] VAR3;
reg [VAR66-1:0] VAR65;
reg [2:0] VAR27;
reg [2:0] VAR103;
reg [VAR49-1:0] state;
reg VAR48;
reg VAR78;
reg VAR73;
reg VAR95;
reg VAR85;
wire VAR36;
wire [12:0] VAR106;
wire VAR38;
reg [2:0] VAR28;
reg [2:0] VAR31;
wire VAR107;
wire VAR13;
assign VAR36 = VAR48 & VAR37;
assign VAR64 = VAR75[31:2];
assign VAR9 = VAR97;
assign VAR68 = VAR57 ? VAR44 : VAR75;
assign VAR37 = (VAR91 != VAR53) & VAR48;
assign VAR107 = VAR111 & VAR60[VAR12] & VAR28[2] & ~VAR81 & ~VAR39 & ~VAR73 & ~VAR19;
assign VAR13 = VAR93 & VAR60[VAR47] & ~VAR81 & ~VAR39 & ~VAR73 & ~VAR19;
assign VAR55 = VAR35 | VAR92 | VAR20 | VAR26 | VAR79;
assign VAR106 = {
VAR13 & ~VAR74[VAR4],
VAR107 & ~VAR74[VAR42],
VAR103[1] & ~VAR74[VAR84],
VAR103[0] & ~VAR74[VAR112],
VAR103[2] & ~VAR74[VAR110],
VAR79 & ~VAR74[VAR51],
VAR26 & ~VAR74[VAR63],
VAR20 & ~VAR74[VAR80],
VAR92 & ~VAR74[VAR109],
VAR35 & ~VAR74[VAR110],
VAR46 & ~VAR74[VAR67],
VAR98 & ~VAR74[VAR17] & ~VAR81,
VAR58 & ~VAR74[VAR1] & ~VAR81
};
assign VAR5 = {
VAR13 & VAR74[VAR4],
VAR107 & VAR74[VAR42],
VAR103[1] & VAR74[VAR84],
VAR103[0] & VAR74[VAR112],
VAR103[2] & VAR74[VAR110],
VAR79 & VAR74[VAR51],
VAR26 & VAR74[VAR63],
VAR20 & VAR74[VAR80],
VAR92 & VAR74[VAR109],
VAR35 & VAR74[VAR110],
VAR46 & VAR74[VAR67],
VAR98 & VAR74[VAR17] & ~VAR81,
VAR58 & VAR74[VAR1] & ~VAR81
};
always @(posedge clk or posedge rst) begin
if (rst) begin
VAR44 <= 32'd0;
VAR27 <= 3'b000;
end
else if (VAR50) begin
VAR44 <= 32'h00000000;
VAR27 <= 3'b000;
end
else if (!VAR6) begin
VAR44 <= VAR71;
VAR27 <= { VAR102, VAR69, VAR14 };
end
end
always @(posedge rst or posedge clk)
if (rst)
VAR28 <= 3'b000;
else if (!VAR60[VAR12])
VAR28 <= 3'b000;
else
VAR28 <= {VAR28[1:0], 1'b1};
always @(posedge rst or posedge clk)
if (rst)
VAR31 <= 3'b000;
else if (!VAR60[VAR47])
VAR31 <= 3'b000;
else
VAR31 <= {VAR31[1:0], 1'b1};
always @(posedge clk or posedge rst) begin
if (rst) begin
VAR73 <= 1'b0;
VAR75 <= 32'd0;
VAR103 <= 3'b000;
VAR95 <= 1'b0;
VAR85 <= 1'b0;
end
else if (VAR50) begin
VAR73 <= 1'b0;
VAR75 <= 32'h00000000;
VAR103 <= 3'b000;
VAR95 <= 1'b0;
VAR85 <= 1'b0;
end
else if (!VAR81 & VAR6) begin
VAR73 <= 1'b0;
VAR75 <= VAR44;
VAR103 <= 3'b000;
VAR95 <= VAR73;
VAR85 <= VAR95;
end
else if (!VAR81) begin
VAR73 <= VAR39;
VAR75 <= VAR44;
VAR103 <= VAR27;
VAR95 <= VAR73;
VAR85 <= VAR95;
end
end
always @(posedge clk or posedge rst) begin
if (rst) begin
VAR97 <= 32'd0;
end
else if (!VAR101) begin
VAR97 <= VAR75;
end
end
assign VAR50 = VAR38 | VAR90 | VAR48;
assign VAR38 = |VAR106 & ~|state;
always @(posedge clk or posedge rst) begin
if (rst) begin
state <= VAR94;
VAR91 <= VAR53;
VAR48 <= 1'b0;
VAR45 <= 32'b0;
VAR3 <= 32'b0;
VAR65 <= {1'b1, {VAR66-2{1'b0}}, 1'b1};
VAR78 <= 1'b0;
end
else begin
end
case (state) else
case (state) VAR82
if (VAR38) begin
state <= VAR33;
VAR48 <= 1'b1;
VAR65 <= VAR19 ? VAR89 : VAR60;
casex (VAR106)
13'VAR61: begin
VAR91 <= VAR8;
VAR45 <= VAR73 ? VAR97 : VAR95 ? VAR44 : VAR85 ? VAR44 : VAR44;
end
13'VAR59: begin
VAR91 <= VAR23;
VAR45 <= VAR73 ? VAR97 : VAR95 ? VAR44 : VAR85 ? VAR44 : VAR44;
end
13'VAR96: begin
VAR91 <= VAR88;
VAR3 <= VAR73 ? VAR75 : VAR75;
VAR45 <= VAR73 ? VAR97 : VAR75;
end
13'VAR87: begin
VAR91 <= VAR34;
VAR3 <= VAR73 ? VAR75 : VAR95 ? VAR44 : VAR85 ? VAR44 : VAR44;
VAR45 <= VAR73 ? VAR97 : VAR95 ? VAR44 : VAR85 ? VAR44 : VAR44;
end
13'VAR40: begin
VAR91 <= VAR32;
VAR3 <= VAR73 ? VAR97 : VAR75;
VAR45 <= VAR73 ? VAR97 : VAR75;
end
13'VAR2: begin
VAR91 <= VAR105;
VAR3 <= VAR75;
VAR45 <= VAR73 ? VAR97 : VAR75;
end
13'VAR11: begin
VAR91 <= VAR77;
VAR3 <= VAR10;
VAR45 <= VAR73 ? VAR97 : VAR75;
end
13'VAR7: begin
VAR91 <= VAR25;
VAR3 <= VAR10;
VAR45 <= VAR73 ? VAR97 : VAR75;
end
13'VAR41: begin
VAR91 <= VAR21;
VAR3 <= VAR10;
VAR45 <= VAR73 ? VAR97 : VAR75;
end
13'VAR62: begin VAR91 <= VAR32;
VAR3 <= VAR10;
VAR45 <= VAR73 ? VAR97 : VAR75;
end
13'VAR43: begin
VAR91 <= VAR100;
VAR45 <= VAR73 ? VAR97 : VAR95 ? VAR44 : VAR85 ? VAR44 : VAR44;
end
VAR91 <= VAR29;
VAR45 <= VAR73 ? VAR97 : VAR75;
end
13'b0000000000001: begin
VAR91 <= VAR76;
VAR45 <= VAR73 ? VAR97 : VAR95 ? VAR44 : VAR85 ? VAR44 : VAR44;
end
default:
VAR91 <= VAR53;
endcase
end
else if (VAR90) begin
state <= VAR33;
VAR48 <= 1'b1;
end
else begin
if (VAR99)
VAR45 <= VAR86;
if (VAR18)
VAR3 <= VAR86;
if (VAR52)
VAR65 <= {1'b1, VAR86[VAR66-2:0]};
end
if (VAR72 | VAR104 | VAR22)
state <= VAR54;
if (VAR91 == VAR29) begin
state <= VAR94;
VAR48 <= 1'b0;
VAR78 <= 1'b0;
VAR91 <= VAR53;
end
else
state <= VAR30;
begin
state <= VAR83;
end
state <= VAR56;
VAR48 <= 1'b0;
VAR78 <= 1'b0; end
default: begin
if (!VAR16 && !VAR6) begin
state <= VAR94;
VAR91 <= VAR53;
VAR78 <= 1'b0;
end
end
endcase
end
end
endmodule | gpl-3.0 |
monotone-RK/FACE | IEICE-Trans/16-way/src/ip_dram/clocking/mig_7series_v2_3_infrastructure.v | 29,640 | module MODULE1 #
(
parameter VAR37 = "VAR65", parameter VAR51 = 100, parameter VAR42 = 3000, parameter VAR8 = 2, parameter VAR53 = "VAR13",
parameter VAR63 = "VAR65",
parameter VAR1 = 4, parameter VAR55 = 1, parameter VAR16 = 45.0, parameter VAR54 = 16, parameter VAR69 = 4, parameter VAR18 = 64, parameter VAR47 = 16, parameter VAR10 = 1200, parameter VAR40 = 4, parameter VAR23 = 1, parameter VAR24 = "VAR65", parameter VAR56 = "VAR65", parameter VAR17 = "VAR65", parameter VAR5 = "VAR65", parameter VAR43 = "VAR65", parameter VAR62 = 1, parameter VAR39 = 1, parameter VAR33 = 1, parameter VAR3 = 1, parameter VAR48 = 1, parameter VAR9 = 1,
parameter VAR4 = 1250,
parameter VAR27 = "VAR45"
)
(
input VAR29, input VAR31, input [1:0] VAR58,
output clk, output VAR52, output VAR14, output VAR35, output VAR66, output VAR60, output VAR49, output VAR67, output VAR21, output VAR19, output VAR57, output VAR7, output VAR26, output VAR41, output VAR15, output VAR11
,output VAR25
,input VAR46
,input VAR20
,input VAR36
,output VAR68
);
localparam VAR32 = 25;
localparam VAR12 = (VAR32+1)/2;
localparam real VAR44 = VAR42 / 1000.0;
localparam VAR30 = 2 * VAR69;
localparam integer VAR28
= (VAR44 * VAR55 * 1000) / VAR1;
localparam VAR61 = VAR28 * VAR54;
localparam VAR22 = VAR28 * VAR69;
localparam VAR50 = VAR28 * VAR18;
localparam VAR2 = VAR28 * VAR47;
localparam VAR59 = VAR28 * VAR30;
localparam VAR6 = (VAR37 == "VAR34") ? 22.5 : 168.75;
localparam real VAR64 = VAR2 / 1000.0;
localparam real VAR38 = VAR59 / 1000.0; | mit |
The-OpenROAD-Project/asap7 | asap7sc7p5t_27/Verilog/asap7sc7p5t_SEQ_LVT_TT_201020.v | 73,237 | module MODULE1 (VAR8, VAR1, VAR19, VAR5, VAR20);
output VAR8;
input VAR1, VAR19, VAR5, VAR20;
reg VAR7;
wire VAR12, VAR10, VAR25, VAR17;
wire VAR28, VAR21, VAR27;
not (VAR28, VAR12);
VAR6 (VAR27, VAR17, VAR28, VAR25, VAR10);
VAR22 (VAR21, VAR7, VAR17, VAR28, VAR25, VAR10, VAR27);
buf (VAR8, VAR21);
wire VAR16, VAR2, VAR23;
wire VAR3, VAR15, VAR9;
wire VAR14, VAR18, VAR26;
wire VAR24, VAR13, VAR11;
wire VAR4;
not (VAR4, VAR5);
not (VAR11, VAR19);
and (VAR16, VAR11, VAR4);
not (VAR13, VAR1);
and (VAR2, VAR13, VAR4);
and (VAR23, VAR20, VAR4);
not (VAR24, VAR20);
and (VAR3, VAR24, VAR4);
and (VAR15, VAR1, VAR11);
and (VAR9, VAR20, VAR11);
and (VAR14, VAR24, VAR11);
and (VAR18, VAR1, VAR11, VAR4);
and (VAR26, VAR13, VAR11, VAR4); | bsd-3-clause |
hpeng2/ECE492_Group4_Project | ECE_492_Project_new/db/ip/niosII_system/submodules/niosII_system_pixel_out_buffer.v | 7,233 | module MODULE1 (
clk,
reset,
address,
VAR3,
read,
write,
VAR14,
VAR2,
VAR8,
VAR1,
VAR4,
VAR15,
VAR6,
VAR9,
VAR12,
VAR10
);
input clk;
input reset;
input [17: 0] address;
input [ 1: 0] VAR3;
input read;
input write;
input [15: 0] VAR14;
inout [15: 0] VAR2;
output reg [15: 0] VAR8;
output reg VAR1;
output reg [17: 0] VAR4; output reg VAR15; output reg VAR6; output reg VAR9; output reg VAR12; output reg VAR10;
reg VAR11;
reg VAR13;
reg [15: 0] VAR7;
always @(posedge clk)
begin
VAR8 <= VAR2;
VAR1 <= VAR11;
VAR4 <= address;
VAR15 <= ~(VAR3[0] & (read | write));
VAR6 <= ~(VAR3[1] & (read | write));
VAR9 <= ~(read | write);
VAR12 <= ~read;
VAR10 <= ~write;
end
always @(posedge clk)
begin
if (reset)
VAR11 <= 1'b0;
end
else
VAR11 <= read;
end
always @(posedge clk)
begin
if (reset)
VAR13 <= 1'b0;
end
else
VAR13 <= write;
end
always @(posedge clk)
begin
VAR7 <= VAR14;
end
assign VAR2 = (VAR13) ? VAR7 : 16'VAR5;
endmodule | gpl-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/sdfxtp/sky130_fd_sc_ls__sdfxtp.blackbox.v | 1,344 | module MODULE1 (
VAR7 ,
VAR8,
VAR9 ,
VAR6,
VAR1
);
output VAR7 ;
input VAR8;
input VAR9 ;
input VAR6;
input VAR1;
supply1 VAR2;
supply0 VAR5;
supply1 VAR4 ;
supply0 VAR3 ;
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/o221a/sky130_fd_sc_lp__o221a_lp.v | 2,452 | module MODULE1 (
VAR2 ,
VAR11 ,
VAR1 ,
VAR10 ,
VAR5 ,
VAR3 ,
VAR6,
VAR12,
VAR8 ,
VAR7
);
output VAR2 ;
input VAR11 ;
input VAR1 ;
input VAR10 ;
input VAR5 ;
input VAR3 ;
input VAR6;
input VAR12;
input VAR8 ;
input VAR7 ;
VAR9 VAR4 (
.VAR2(VAR2),
.VAR11(VAR11),
.VAR1(VAR1),
.VAR10(VAR10),
.VAR5(VAR5),
.VAR3(VAR3),
.VAR6(VAR6),
.VAR12(VAR12),
.VAR8(VAR8),
.VAR7(VAR7)
);
endmodule
module MODULE1 (
VAR2 ,
VAR11,
VAR1,
VAR10,
VAR5,
VAR3
);
output VAR2 ;
input VAR11;
input VAR1;
input VAR10;
input VAR5;
input VAR3;
supply1 VAR6;
supply0 VAR12;
supply1 VAR8 ;
supply0 VAR7 ;
VAR9 VAR4 (
.VAR2(VAR2),
.VAR11(VAR11),
.VAR1(VAR1),
.VAR10(VAR10),
.VAR5(VAR5),
.VAR3(VAR3)
);
endmodule | apache-2.0 |
pemsac/ANN_project | ANN_project.ip_user_repository/UC3M_MISEA_Thesis_feedforward_1_4/hdl/verilog/feedforward_ST_WandB.v | 1,457 | module MODULE1 (VAR4, VAR2, VAR1, VAR9, VAR7, clk);
parameter VAR6 = 32;
parameter VAR5 = 13;
parameter VAR3 = 5040;
input[VAR5-1:0] VAR4;
input VAR2;
input[VAR6-1:0] VAR1;
input VAR9;
output reg[VAR6-1:0] VAR7;
input clk;
reg [VAR6-1:0] VAR8[VAR3-1:0];
begin
begin
begin
end | gpl-3.0 |
scalable-networks/ext | uhd/fpga/usrp2/serdes/serdes_tx.v | 5,509 | module MODULE1
(input clk,
input rst,
output VAR1,
output reg [15:0] VAR5,
output reg VAR43,
output reg VAR33,
input [31:0] VAR22,
input [3:0] VAR20,
output VAR4,
input VAR3,
input VAR55,
input VAR9,
input VAR15,
output VAR45,
output [15:0] VAR14,
output VAR34,
output VAR26,
output [31:0] VAR51
);
localparam VAR50 = 8'b10111100; localparam VAR40 = 8'b00111100; localparam VAR39 = 8'b11011100; localparam VAR10 = 8'b10011100; localparam VAR18 = 8'b01011100; localparam VAR6 = 8'b01111100; localparam VAR7 = 8'b11111111; localparam VAR16 = 8'b00000000; localparam VAR57 = 8'b11000101; assign VAR1 = clk;
localparam VAR13 = 3'd0;
localparam VAR31 = 3'd1;
localparam VAR37 = 3'd2;
localparam VAR25 = 3'd3;
localparam VAR59 = 3'd4;
localparam VAR36 = 3'd5;
reg [2:0] state;
reg [15:0] VAR11;
wire [15:0] VAR30;
reg [3:0] VAR24;
wire VAR54, VAR53;
wire [31:0] VAR27;
wire VAR44 = VAR20[0];
wire VAR8 = VAR20[1];
wire [1:0] VAR23 = VAR20[3:2];
wire VAR12, VAR38, read;
VAR58 #(.VAR32(34),.VAR41(VAR56)) VAR2
(.clk(clk),.reset(rst),.VAR49(0),
.VAR21({VAR44,VAR8,VAR22}), .VAR28(VAR3), .VAR52(VAR4),
.VAR60({VAR54,VAR53,VAR27}), .VAR46(read), .VAR47(VAR12),
.VAR19(), .VAR29(VAR14) );
assign VAR34 = ~VAR4;
assign VAR38 = ~VAR12;
assign VAR26 = VAR38;
reg [15:0] VAR35;
reg [33:0] VAR48;
assign read = (~VAR9 & ~VAR15 & (state==VAR37)) | ((state==VAR13) & ~VAR38 & ~VAR54);
assign VAR45 = VAR9 | VAR15;
always @(posedge clk)
if(rst)
begin
state <= VAR13;
VAR24 <= 0;
{VAR33,VAR43,VAR5} <= 18'd0;
end
else
if(VAR9)
{VAR33,VAR43,VAR5} <= {2'b11,VAR18,VAR18};
else if(VAR15)
{VAR33,VAR43,VAR5} <= {2'b11,VAR6,VAR6};
else
case(state)
VAR13 :
begin
if(VAR54 & ~VAR38 & ~VAR55)
begin
{VAR33,VAR43,VAR5} <= {2'b11,VAR39,VAR39};
state <= VAR31;
end
else
{VAR33,VAR43,VAR5} <= {2'b10,VAR50,VAR57};
end
VAR31 :
begin
if(VAR38 | VAR55)
{VAR33,VAR43,VAR5} <= {2'b10,VAR50,VAR57};
end
else
begin
{VAR33,VAR43,VAR5} <= {2'b00,VAR27[15:0]};
state <= VAR37;
end
end
VAR37 :
begin
{VAR33,VAR43,VAR5} <= {2'b00,VAR27[31:16]};
if(VAR53)
state <= VAR25;
end
else
state <= VAR31;
end
VAR25 :
begin
{VAR33,VAR43,VAR5} <= {2'b11,VAR10,VAR10};
state <= VAR59;
end
VAR59 :
begin
{VAR33,VAR43,VAR5} <= {2'b00,VAR11};
state <= VAR36;
VAR24 <= 4'd15;
end
VAR36 :
begin
{VAR33,VAR43,VAR5} <= {2'b10,VAR50,VAR57};
if(VAR24 == 0)
state <= VAR13;
end
else
VAR24 <= VAR24 - 1;
end
default
state <= VAR13;
endcase
always @(posedge clk)
if(rst)
VAR11 <= 16'hFFFF;
else if(state == VAR13)
VAR11 <= 16'hFFFF;
else if( (~VAR38 & ~VAR55 & (state==VAR31)) || (state==VAR37) )
VAR11 <= VAR30;
VAR17 VAR42( (state==VAR31) ? VAR27[15:0] : VAR27[31:16], VAR11, VAR30);
assign VAR51 = { 28'd0, state[2:0] };
endmodule | gpl-2.0 |
GustavoOS/ARMAria | src/ARMAria.v | 4,142 | module MODULE1
parameter VAR97 = 32,
parameter VAR53 = 16,
parameter VAR84 = 5,
parameter VAR23 = 16,
parameter VAR33 = 7*8,
parameter VAR68 = 12
)(
input VAR8, VAR66, VAR19,
input VAR29, VAR90,
input [(VAR23 - 1) : 0] VAR26,
output [(VAR23 - 1) : 0] VAR4,
output [(VAR84 - 1) : 0] VAR36,
output [(VAR33 - 1) : 0] VAR87,
output VAR52, reset,
output VAR5, VAR63, enable
);
wire VAR70, VAR28, VAR55, VAR85;
wire VAR81, VAR91, VAR77, VAR25;
wire VAR21, VAR59, VAR45, VAR40;
wire VAR61, VAR71, VAR20, VAR38;
wire VAR69, VAR75, VAR51;
wire [1 : 0] VAR35;
wire [2 : 0] VAR46, VAR88;
wire [2 : 0] VAR39, VAR43;
wire [3 : 0] VAR10, VAR60, VAR56, VAR3, VAR6;
wire [(VAR68 - 1) : 0] VAR30;
wire [(VAR53 -1) : 0] VAR32;
wire [(VAR97 - 1) : 0] VAR18, VAR64;
wire [(VAR97 - 1) : 0] VAR11, VAR82, VAR34;
wire [(VAR97 - 1) : 0] VAR22, VAR47, VAR14, VAR37;
wire [(VAR97 - 1) : 0] VAR74, VAR79, VAR86, VAR65, VAR54;
wire [(VAR97 - 1) : 0] VAR27, VAR16, VAR44, VAR94;
VAR15 VAR83(VAR8, VAR66, VAR25);
VAR15 VAR95(VAR8, VAR19, reset);
VAR15 VAR50(VAR8, VAR29, VAR21);
VAR15 VAR92(VAR8, VAR90, VAR51);
VAR9 VAR42(VAR8, VAR52);
VAR67 VAR41(
VAR32,
VAR70, VAR55, VAR85,
VAR28, VAR21, VAR81,
VAR91, VAR77, reset, VAR52,
VAR25,
VAR35,
VAR30,
VAR10, VAR60, VAR56,
VAR6, VAR3,
VAR43, VAR46,
VAR88, VAR39,
VAR38, VAR69,
VAR59, VAR45, VAR61, VAR71, VAR20, enable,
VAR40, VAR5, VAR63, VAR75
);
VAR17 VAR57(
VAR38, VAR52, VAR8,
VAR11, VAR18, VAR44,
VAR75,
VAR32,
VAR14
);
VAR80 VAR76(
VAR52, VAR8,
VAR63 & (~VAR5),
reset, enable,
VAR44, VAR65, VAR26,
VAR59, VAR45, VAR61, VAR71, VAR20,
VAR4, VAR36, VAR87, VAR18
);
VAR93 VAR1(
VAR20, VAR40, reset,
VAR46,
VAR82, VAR22, VAR47,
VAR27, VAR11,
VAR34, VAR64,
VAR18
);
VAR78 VAR24(
(VAR5 && !VAR63),
VAR65, VAR14,
VAR74
);
VAR48 VAR96(
VAR74,
VAR39,
VAR79
);
VAR31 VAR73(
enable, reset, VAR52, VAR8,
VAR43,
VAR60, VAR56, VAR10,
VAR34, VAR79,
VAR27, VAR64,
VAR16, VAR86,
VAR22, VAR47, VAR44,
{VAR59, VAR45, VAR61, VAR71}
);
VAR13 VAR12(
VAR69,
VAR86, VAR30,
VAR54
);
VAR48 VAR58(
VAR54,
VAR88,
VAR37
);
VAR7 VAR62(
VAR16, VAR37,
VAR6,
VAR94,
VAR81, VAR91, VAR77
);
VAR89 VAR72(
VAR16, VAR94,
VAR82,
VAR3,
VAR61,
VAR70, VAR28, VAR55, VAR85
);
VAR49 VAR2(
VAR52, VAR8,
VAR51,
VAR35
);
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/a221o/sky130_fd_sc_ms__a221o.symbol.v | 1,394 | module MODULE1 (
input VAR4,
input VAR7,
input VAR5,
input VAR3,
input VAR2,
output VAR10
);
supply1 VAR1;
supply0 VAR6;
supply1 VAR9 ;
supply0 VAR8 ;
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/or3/sky130_fd_sc_lp__or3.pp.symbol.v | 1,274 | module MODULE1 (
input VAR3 ,
input VAR8 ,
input VAR1 ,
output VAR4 ,
input VAR6 ,
input VAR7,
input VAR2,
input VAR5
);
endmodule | apache-2.0 |
Lan-Hekary/ARM | single_cycle.v | 1,566 | module MODULE3(input clk,input enable,output VAR22,output reg VAR6,VAR12);
reg [32:0] VAR15 = 0;
reg VAR18=0;
reg VAR17=0;
reg VAR1=0;
reg reset=0;
wire VAR13,VAR10;
MODULE1 MODULE1(VAR18,reset,VAR13,VAR10);
always @(negedge enable,posedge VAR1)begin
if(VAR1)
VAR17=0;
end
else begin
if(!enable)
VAR17=1;
end
else
VAR17=0;
end
end
always @(posedge clk)begin
VAR15 <= VAR15 + 1'b1;
end
always @(posedge VAR15[4]) begin if(!VAR17) begin
VAR18=0;
VAR1=0;
reset=1;
end else begin
reset=0;
VAR18 = ~VAR18;
if(VAR13&&VAR10)
VAR1=1;
end
end
always @(VAR13, VAR10,VAR17) begin
if(VAR17) begin
VAR6=~VAR13;
VAR12=~VAR10;
end
end
assign VAR22 = !VAR18;
endmodule
module MODULE2(input clk,reset,output VAR2,VAR20);
reg [3:0]VAR15;
assign VAR2=VAR15[2];
assign VAR20=VAR15[3];
always@(negedge clk,posedge reset) begin
if(reset)
VAR15<=0;
end
else
VAR15<=VAR15+1'b1;
end
endmodule
module MODULE1(clk,reset,VAR13,VAR10);
input clk;
input reset;
output reg VAR13,VAR10;
wire [31:0] VAR11,VAR23;
wire [31:0] VAR16,VAR21,VAR8;
wire VAR4;
memory VAR7(VAR23,VAR11);
VAR5 VAR9(VAR16,VAR21,VAR4,VAR8,clk);
VAR14 VAR19(clk,reset,VAR11,VAR8,VAR16,VAR21,VAR4,VAR23);
always@(negedge clk,posedge reset) begin
if(reset) begin
VAR13=0;
VAR10=0;
end else begin
if((VAR21==8'h00000007)&(VAR16==8'h00000014))
VAR13=1;
if((VAR21==8'h00000007)&(VAR16==8'h0000001A))
VAR10=1;
end
end
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_hvl | cells/lsbuflv2hv_symmetric/sky130_fd_sc_hvl__lsbuflv2hv_symmetric.functional.pp.v | 1,962 | module MODULE1 (
VAR4 ,
VAR6 ,
VAR11 ,
VAR9 ,
VAR1,
VAR8 ,
VAR13
);
output VAR4 ;
input VAR6 ;
input VAR11 ;
input VAR9 ;
input VAR1;
input VAR8 ;
input VAR13 ;
wire VAR3;
wire VAR10 ;
VAR12 VAR5 (VAR3, VAR6, VAR1, VAR9 );
buf VAR7 (VAR10 , VAR3 );
VAR12 VAR2 (VAR4 , VAR10, VAR11, VAR9);
endmodule | apache-2.0 |
zhaishaomin/ring_network-based-multicore- | core/core_mem_wb.v | 1,762 | module MODULE1( clk,
rst,
VAR10,
VAR11,
VAR4,
VAR9,
VAR2,
VAR8,
VAR7,
VAR3,
VAR6,
VAR5,
VAR1
);
input clk;
input rst;
input VAR10;
input VAR11;
input [31:0] VAR4;
input [31:0] VAR9;
input VAR2;
input [4:0] VAR8;
output VAR7;
output VAR3;
output [31:0] VAR6;
output [31:0] VAR5;
output [4:0] VAR1;
reg VAR7;
reg VAR3;
reg [31:0] VAR6;
reg [31:0] VAR5;
reg [4:0] VAR1;
always@(posedge clk)
begin
if(rst)
begin
VAR7<=1'b0;
VAR3<=1'b0;
VAR6<=32'h0000;
VAR5<=32'h0000;
VAR1<=5'b00000;
end
else if(VAR2)
begin
VAR7<=VAR10;
VAR3<=VAR11;
VAR6<=VAR4;
VAR5<=VAR9;
VAR1<=VAR8;
end
end
endmodule | apache-2.0 |
elegabriel/myzju | junior1/CA/LAB/lab6/lab6_gxl_3120102146/code/top.v | 9,669 | module MODULE1(VAR65, VAR95, VAR119, VAR156, VAR64, VAR155,VAR70,
VAR129, VAR51, VAR114, VAR46
);
input wire VAR65;
input wire [3:0] VAR95;
input wire VAR119,VAR156,VAR155,VAR64;
output wire VAR129, VAR51, VAR114;
output wire [3:0] VAR46;
output wire [7:0] VAR70;
wire VAR18;
wire rst;
reg VAR73,VAR67;
wire VAR101,VAR74;
assign VAR70[3:0]=VAR95[3:0];
assign VAR70[4]=VAR18;
assign VAR70[5]=rst;
assign VAR70[6]=VAR101;
assign VAR70[7]=VAR74;
reg [7:0] VAR41;
wire VAR85 = VAR101 | VAR74 | VAR18 ;
always @(posedge VAR18 or posedge rst)
begin
if(rst)
VAR41 <= 0;
end
else if(VAR18)
VAR41 <= VAR41+1;
end
always@ (posedge VAR74 or posedge rst)
begin
if(rst)
VAR73<=0;
end
else
VAR73 <= ~VAR73;
end
always@ (posedge VAR101 or posedge rst)
begin
if(rst)
VAR67<=0;
end
else
VAR67 <= ~VAR67;
end
wire [31:0] VAR107;
wire [5:0] VAR134, VAR128;
wire [4:0] VAR77,VAR130,rd,VAR136,VAR62;
wire [15:0] VAR169;
wire [25:0] addr;
wire [31:0] VAR79;
wire VAR56, VAR55, VAR26, VAR60, VAR92, VAR147, VAR14, VAR162, VAR66, VAR104, VAR72;
wire [4:0] VAR170;
wire [31:0] VAR78, VAR159, VAR124; wire [4:0] VAR163, VAR116, VAR173, VAR167; wire [31:0] VAR71, VAR113, VAR57, VAR91; wire [31:0] VAR112; wire [31:0] VAR160, VAR109, VAR94, VAR171, VAR133;
wire [31:0] VAR118;
wire VAR146;
wire [31:0] VAR81,VAR28;
wire [31:0] VAR102, VAR139; wire [4:0] VAR16;
wire [31:0] VAR63, VAR49, VAR87,VAR89,VAR108;
wire [4:0] VAR83;
wire [4:0] VAR93;
wire VAR144, VAR157, VAR12;
wire [31:0] VAR153, VAR5,VAR21,VAR176,VAR126;
wire [4:0] VAR103;
wire VAR31, VAR80, VAR148;
wire [31:0] VAR48;
wire [4:0] VAR97;
wire VAR98;
wire VAR143;
wire VAR164;
wire [1:0] VAR182;
wire [31:0] VAR151, VAR84, VAR2, VAR43,VAR175,VAR161,VAR181;
wire VAR88,VAR40;
assign VAR40=VAR95[3] | VAR95[2];
wire [31:0] VAR90;
wire [7:0] VAR172;
wire [7:0] VAR122,VAR150,VAR168,VAR142;
VAR17 VAR29(VAR18, rst, VAR107, VAR122);
VAR17 VAR158(VAR18, rst, VAR139, VAR150);
VAR17 VAR20(VAR18, rst, VAR89, VAR168);
VAR17 VAR54(VAR18, rst, VAR21, VAR142);
assign VAR90=(VAR67)?VAR107:{VAR122,VAR150,VAR168,VAR142}; assign VAR172=(VAR67)?{8'b00100001}:{3'b000,VAR173};
assign VAR116=VAR130;
assign VAR173[4:0]={VAR73,VAR95[3:0]};
assign VAR18=VAR119; assign rst = VAR156; assign VAR101 = VAR155; assign VAR74 = VAR64;
assign VAR109 = (VAR164)?(VAR84+4):VAR43;
assign VAR43=(VAR55|VAR26|VAR56|VAR72)?(VAR81+4):(VAR81);
assign VAR94=(VAR164)?(VAR84):VAR175;
assign VAR175=(VAR55|VAR26|VAR56|VAR72)?(VAR81):(VAR28);
VAR125 VAR125(.clk(VAR18), .rst(rst), .in(VAR94-4), .out(VAR161));
VAR68 VAR68(
.clk(VAR18), .rst(rst), .VAR143(VAR143),
.VAR76(VAR109), .VAR61(VAR28) );
VAR160 VAR160(
.VAR76(VAR94), .VAR61(VAR160)
);
VAR6 VAR109(
.VAR4(VAR133), .VAR11({VAR71[29:0],2'd0}), .VAR178(VAR171), .VAR137(VAR102), .VAR177(VAR55 | VAR26), .VAR69(VAR56), .VAR42(VAR72), .out(VAR81)
);
VAR34 VAR34(
.VAR132(VAR18),.VAR110(VAR94[11:2]),.VAR138(VAR107[31:0])
);
VAR120 VAR120(
.clk(VAR18), .rst(rst), .VAR143(VAR143|VAR40), .VAR72(VAR55|VAR26|VAR56|VAR72|VAR164),
.VAR135(VAR160), .VAR15(VAR107), .VAR161(VAR161),
.VAR102(VAR102), .VAR139(VAR139), .VAR181(VAR181)
);
assign VAR134=VAR139[31:26];
assign VAR77=VAR139[25:21];
assign VAR130=VAR139[20:16];
assign rd=VAR139[15:11];
assign VAR136=VAR139[10:6];
assign VAR128=VAR139[5:0];
assign VAR169=VAR139[15:0];
assign addr=VAR139[25:0];
assign VAR79={27'b0,VAR136};
VAR50 VAR50(
.VAR134(VAR134), .VAR128(VAR128), .VAR146(VAR146), .VAR77(VAR77),
.VAR56(VAR56), .VAR55(VAR55), .VAR26(VAR26), .VAR60(VAR60),
.VAR92(VAR92), .VAR147(VAR147),. VAR14(VAR14),
.VAR162(VAR162), .VAR66(VAR66), .VAR104(VAR104), .VAR72(VAR72),
.VAR170(VAR170), .VAR182(VAR182), .VAR88(VAR88)
);
assign VAR62=(VAR26)?6'd31:((VAR14)?rd:VAR130);
wire [31:0] VAR58, VAR127, VAR39, VAR24, VAR30, VAR106;
assign VAR71 = (VAR83==VAR163 & |VAR163 & (VAR144 | VAR12))? VAR124 : VAR58;
assign VAR58 = (VAR103==VAR163 & |VAR163 & (VAR31|VAR148))? VAR176 : VAR127;
assign VAR127 = (VAR97==VAR163 & |VAR163 & VAR98)? VAR48 : VAR30;
assign VAR113 = (VAR88)? VAR151 : VAR2;
assign VAR2 = (VAR83==VAR116 & |VAR116 & (VAR144 | VAR12))? VAR124 : VAR39;
assign VAR39 = (VAR103==VAR116 & |VAR116 & (VAR31 | VAR148))? VAR176 : VAR24;
assign VAR24 = (VAR97==VAR116 & |VAR116 & VAR98)? VAR48 : VAR106;
VAR141 VAR141(
.clk(VAR18), .rst(rst), .VAR38(VAR98), .VAR163(VAR163), .VAR116(VAR116), .VAR173(VAR173), .VAR167(VAR167),
.VAR91(VAR91), .VAR19(VAR30), .VAR75(VAR106), .VAR115(VAR57)
);
VAR171 VAR171(
.VAR169(VAR169), .VAR68(VAR102), .out(VAR171)
);
VAR133 VAR133(
.addr(addr), .VAR68(VAR102), .out(VAR133)
);
VAR154 VAR154(
.VAR4(VAR71), .VAR11(VAR113), .VAR131(VAR146)
);
VAR105 VAR105(
.in(VAR169), .VAR162(VAR162), .out(VAR112)
);
VAR37 VAR32(
.VAR4(VAR102-8), .VAR11(VAR79), .VAR178(VAR71), .VAR177(VAR26), .VAR69(VAR66), .out(VAR78)
);
VAR37 VAR111(
.VAR4(32'b0), .VAR11(VAR112), .VAR178(VAR113), .VAR177(VAR26), .VAR69(VAR104), .out(VAR159)
);
assign VAR163=VAR77;
VAR33 VAR1(
.VAR4(VAR97), .VAR11(5'b11111), .VAR140(VAR98), .out(VAR167) );
VAR179 VAR22(
.VAR4(VAR48), .VAR11(VAR102), .VAR140(VAR98), .out(VAR91) );
wire [31:0] VAR52;
assign VAR87 = ((VAR83==VAR103) & (VAR31|VAR148)) ? VAR176 : VAR52;
VAR10 VAR10(
.clk(VAR18), .rst(rst), .VAR143(VAR40),
.VAR59(VAR78), .VAR53(VAR159), .VAR16(VAR62), .VAR166(VAR113), .VAR45(VAR170), .VAR174(VAR26 | VAR92 & ~VAR60 & |VAR62), .VAR36(VAR147), .VAR145(VAR60 & |VAR62),.VAR139(VAR139),.VAR181(VAR181),
.VAR63(VAR63), .VAR49(VAR49), .VAR83(VAR83), .VAR87(VAR52), .VAR93(VAR93), .VAR144(VAR144), .VAR157(VAR157), .VAR12(VAR12),.VAR89(VAR89),.VAR108(VAR108)
);
alu alu(
.VAR78(VAR63), .VAR159(VAR49), .VAR149(VAR93), .VAR131(VAR124)
);
wire [9:0] VAR7;
assign VAR7 = (VAR80)?VAR153[11:2]:VAR124[11:2];
VAR25 VAR25(
.clk(VAR18), .rst(rst), .VAR143(VAR40),
.VAR86(VAR124), .VAR83(VAR83), .VAR87(VAR87), .VAR144(VAR144 ), .VAR157(VAR157), .VAR12(VAR12 ),.VAR89(VAR89),.VAR108(VAR108),
.VAR153(VAR153), .VAR103(VAR103), .VAR5(VAR5), .VAR31(VAR31), .VAR80(VAR80), .VAR148(VAR148),.VAR21(VAR21),.VAR126(VAR126)
);
VAR44 VAR44(
.VAR132(VAR18),.VAR38(VAR80),.VAR110(VAR7),.VAR23(VAR5),.VAR138(VAR118) );
assign VAR176=(VAR31)?VAR153:VAR118;
VAR152 VAR152(
.clk(VAR18), .rst(rst), .VAR143(VAR40),
.VAR176(VAR176), .VAR103(VAR103), .VAR31(VAR31 | VAR148),
.VAR48(VAR48), .VAR97(VAR97), .VAR98(VAR98)
);
VAR100 VAR117(
.clk(VAR65),.rst(rst),.VAR107(VAR107),.VAR35(VAR57),.VAR47({VAR122,VAR150,VAR168,VAR142}),.VAR41(VAR41),.VAR8({3'b0,VAR173}),
.VAR121(VAR51), .VAR123(VAR114), .VAR3(VAR129), .VAR13(VAR46)
);
VAR165 VAR165(
.clk(VAR65), .rst(rst), .VAR9(VAR95[3:2]), .VAR182(VAR182), .VAR82(rd), .VAR99(VAR126), .VAR96(VAR113), .VAR164(VAR164), .VAR151(VAR151), .VAR84(VAR84)
);
VAR27 VAR180(
.VAR77(VAR107[25:21]),.VAR130(VAR107[20:16]),.VAR134(VAR107[31:26]), .VAR128(VAR107[5:0]),
.VAR16(VAR62), .VAR145(VAR60 & |VAR62),
.VAR143(VAR143)
);
endmodule | gpl-2.0 |
tmolteno/TART | hardware/FPGA/ddr_controller/spartan3/rtl/infrastructure_iobs.v | 12,682 | module MODULE1 (
VAR8,
VAR38,
VAR30,
VAR70,
VAR40,
VAR87,
VAR62,
VAR23,
VAR60,
VAR65,
VAR90,
VAR80,
VAR97,
VAR7,
VAR33,
VAR54,
VAR98,
VAR5,
VAR78,
VAR100,
VAR14,
VAR77,
VAR95,
VAR9,
VAR94
);
input VAR8;
input VAR38;
input VAR30;
input VAR70;
input [7:0] VAR87;
input [7:0] VAR62;
output VAR40;
output VAR65;
output VAR90;
output VAR80;
output VAR97;
output VAR7;
output VAR33;
output VAR54;
output VAR98;
output VAR5;
output VAR78;
output VAR100;
output VAR14;
output VAR77;
output VAR95;
output VAR9;
output VAR94;
output [7:0] VAR23;
output [7:0] VAR60;
wire VAR32;
wire VAR99;
wire VAR29;
wire VAR81;
wire VAR11;
wire VAR16;
wire VAR2;
wire VAR45;
wire VAR93;
wire VAR64;
wire VAR6;
wire VAR68;
wire VAR13;
wire VAR96;
assign VAR13 = ~ VAR30;
assign VAR96 = ~ VAR70;
assign VAR68 = 1'b0;
assign VAR6 = 1'b1;
VAR19 VAR106 (
.VAR28 (VAR8),
.VAR4 (VAR38),
.VAR85 (VAR40)
);
VAR103 VAR67 ( .VAR34 (VAR32),
.VAR12 (VAR30),
.VAR61 (VAR13),
.VAR75 (VAR6),
.VAR72 (VAR6),
.VAR108 (VAR68),
.VAR24 (VAR68),
.VAR37 (VAR68)
);
VAR103 VAR26 ( .VAR34 (VAR99),
.VAR12 (VAR30),
.VAR61 (VAR13),
.VAR75 (VAR6),
.VAR72 (VAR68),
.VAR108 (VAR6),
.VAR24 (VAR68),
.VAR37 (VAR68)
);
VAR103 VAR48 ( .VAR34 (VAR29),
.VAR12 (VAR30),
.VAR61 (VAR13),
.VAR75 (VAR6),
.VAR72 (VAR6),
.VAR108 (VAR68),
.VAR24 (VAR68),
.VAR37 (VAR68)
);
VAR103 VAR73 ( .VAR34 (VAR81),
.VAR12 (VAR30),
.VAR61 (VAR13),
.VAR75 (VAR6),
.VAR72 (VAR68),
.VAR108 (VAR6),
.VAR24 (VAR68),
.VAR37 (VAR68)
);
VAR103 VAR18 ( .VAR34 (VAR11),
.VAR12 (VAR30),
.VAR61 (VAR13),
.VAR75 (VAR6),
.VAR72 (VAR6),
.VAR108 (VAR68),
.VAR24 (VAR68),
.VAR37 (VAR68)
);
VAR103 VAR66 ( .VAR34 (VAR16),
.VAR12 (VAR30),
.VAR61 (VAR13),
.VAR75 (VAR6),
.VAR72 (VAR68),
.VAR108 (VAR6),
.VAR24 (VAR68),
.VAR37 (VAR68)
);
VAR103 VAR43 ( .VAR34 (VAR2),
.VAR12 (VAR30),
.VAR61 (VAR13),
.VAR75 (VAR6),
.VAR72 (VAR6),
.VAR108 (VAR68),
.VAR24 (VAR68),
.VAR37 (VAR68)
);
VAR103 VAR69 ( .VAR34 (VAR45),
.VAR12 (VAR30),
.VAR61 (VAR13),
.VAR75 (VAR6),
.VAR72 (VAR68),
.VAR108 (VAR6),
.VAR24 (VAR68),
.VAR37 (VAR68)
);
VAR103 VAR88 ( .VAR34 (VAR93),
.VAR12 (VAR30),
.VAR61 (VAR13),
.VAR75 (VAR6),
.VAR72 (VAR6),
.VAR108 (VAR68),
.VAR24 (VAR68),
.VAR37 (VAR68)
);
VAR103 VAR79 ( .VAR34 (VAR64),
.VAR12 (VAR30),
.VAR61 (VAR13),
.VAR75 (VAR6),
.VAR72 (VAR68),
.VAR108 (VAR6),
.VAR24 (VAR68),
.VAR37 (VAR68)
);
VAR103 VAR83 ( .VAR34 (VAR105),
.VAR12 (VAR30),
.VAR61 (VAR13),
.VAR75 (VAR6),
.VAR72 (VAR6),
.VAR108 (VAR68),
.VAR24 (VAR68),
.VAR37 (VAR68)
);
VAR103 VAR41 ( .VAR34 (VAR52),
.VAR12 (VAR30),
.VAR61 (VAR13),
.VAR75 (VAR6),
.VAR72 (VAR68),
.VAR108 (VAR6),
.VAR24 (VAR68),
.VAR37 (VAR68)
);
VAR103 VAR39 ( .VAR34 (VAR59),
.VAR12 (VAR30),
.VAR61 (VAR13),
.VAR75 (VAR6),
.VAR72 (VAR6),
.VAR108 (VAR68),
.VAR24 (VAR68),
.VAR37 (VAR68)
);
VAR103 VAR51 ( .VAR34 (VAR101),
.VAR12 (VAR30),
.VAR61 (VAR13),
.VAR75 (VAR6),
.VAR72 (VAR68),
.VAR108 (VAR6),
.VAR24 (VAR68),
.VAR37 (VAR68)
);
VAR103 VAR21 ( .VAR34 (VAR91),
.VAR12 (VAR30),
.VAR61 (VAR13),
.VAR75 (VAR6),
.VAR72 (VAR6),
.VAR108 (VAR68),
.VAR24 (VAR68),
.VAR37 (VAR68)
);
VAR103 VAR86 ( .VAR34 (VAR42),
.VAR12 (VAR30),
.VAR61 (VAR13),
.VAR75 (VAR6),
.VAR72 (VAR68),
.VAR108 (VAR6),
.VAR24 (VAR68),
.VAR37 (VAR68)
);
VAR36 VAR89 ( .VAR28(VAR32), .VAR85(VAR54));
VAR36 VAR27 ( .VAR28(VAR99), .VAR85(VAR98));
VAR36 VAR84 ( .VAR28(VAR29), .VAR85(VAR5));
VAR36 VAR20 ( .VAR28(VAR81), .VAR85(VAR78));
VAR36 VAR3 ( .VAR28(VAR11), .VAR85(VAR100));
VAR36 VAR17 ( .VAR28(VAR16), .VAR85(VAR14));
VAR36 VAR53 ( .VAR28(VAR2), .VAR85(VAR77));
VAR36 VAR71 ( .VAR28(VAR45), .VAR85(VAR95));
VAR36 VAR44 ( .VAR28(VAR93), .VAR85(VAR9));
VAR36 VAR22 ( .VAR28(VAR64), .VAR85(VAR94));
VAR36 VAR49 ( .VAR28(VAR105), .VAR85(VAR65));
VAR36 VAR55 ( .VAR28(VAR52), .VAR85(VAR90));
VAR36 VAR50 ( .VAR28(VAR59), .VAR85(VAR80));
VAR36 VAR25 ( .VAR28(VAR101), .VAR85(VAR97));
VAR36 VAR57 ( .VAR28(VAR91), .VAR85(VAR7));
VAR36 VAR104 ( .VAR28(VAR42), .VAR85(VAR33));
VAR36 VAR10 ( .VAR28(VAR87[0]), .VAR85(VAR23[0]));
VAR36 VAR74 ( .VAR28(VAR87[1]), .VAR85(VAR23[1]));
VAR36 VAR31 ( .VAR28(VAR87[2]), .VAR85(VAR23[2]));
VAR36 VAR46 ( .VAR28(VAR87[3]), .VAR85(VAR23[3]));
VAR36 VAR92 ( .VAR28(VAR87[4]), .VAR85(VAR23[4]));
VAR36 VAR58 ( .VAR28(VAR87[5]), .VAR85(VAR23[5]));
VAR36 VAR76 ( .VAR28(VAR87[6]), .VAR85(VAR23[6]));
VAR36 VAR35 ( .VAR28(VAR87[7]), .VAR85(VAR23[7]));
VAR36 VAR15 ( .VAR28(VAR62[0]), .VAR85(VAR60[0]));
VAR36 VAR82 ( .VAR28(VAR62[1]), .VAR85(VAR60[1]));
VAR36 VAR56 ( .VAR28(VAR62[2]), .VAR85(VAR60[2]));
VAR36 VAR1 ( .VAR28(VAR62[3]), .VAR85(VAR60[3]));
VAR36 VAR107 ( .VAR28(VAR62[4]), .VAR85(VAR60[4]));
VAR36 VAR102 ( .VAR28(VAR62[5]), .VAR85(VAR60[5]));
VAR36 VAR47 ( .VAR28(VAR62[6]), .VAR85(VAR60[6]));
VAR36 VAR63 ( .VAR28(VAR62[7]), .VAR85(VAR60[7]));
endmodule | lgpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/a32o/sky130_fd_sc_ms__a32o.pp.blackbox.v | 1,458 | module MODULE1 (
VAR2 ,
VAR10 ,
VAR7 ,
VAR5 ,
VAR4 ,
VAR3 ,
VAR6,
VAR9,
VAR8 ,
VAR1
);
output VAR2 ;
input VAR10 ;
input VAR7 ;
input VAR5 ;
input VAR4 ;
input VAR3 ;
input VAR6;
input VAR9;
input VAR8 ;
input VAR1 ;
endmodule | apache-2.0 |
jmassucco17/full_mips | processor/SingleCycleDatapath/Processor.v | 5,598 | module MODULE1(input VAR1,
input VAR75);
wire[31:0] VAR13;
wire[31:0] VAR12;
VAR70 VAR64(
VAR1,
VAR75,
VAR13,
VAR12);
wire[31:0] VAR61;
wire[31:0] VAR38;
VAR19 VAR56(
VAR1,
VAR75,
VAR61,
VAR38);
assign VAR61 = VAR12;
wire[31:0] VAR21;
wire[31:0] VAR24;
VAR35 VAR36(VAR21,
VAR24);
assign VAR21 = VAR12;
wire[31:0] VAR32;
wire[31:0] VAR59;
wire[31:0] VAR63;
wire VAR58;
VAR41 VAR80(VAR32,
VAR59,
VAR58,
VAR63);
assign VAR13 = VAR63;
assign VAR32 = VAR24;
wire[4:0] VAR60;
wire[4:0] VAR84;
wire[4:0] VAR23;
wire VAR69;
VAR28 VAR66(
VAR60,
VAR84,
VAR69,
VAR23);
assign VAR60 = VAR38[20:16];
assign VAR84 = VAR38[15:11];
wire[4:0] VAR79;
wire[31:0] VAR42;
wire[4:0] VAR48;
wire[31:0] VAR8;
wire VAR43;
wire[4:0] VAR30;
wire[31:0] VAR67;
VAR54 VAR45(
VAR1,
VAR75,
VAR79,
VAR42,
VAR48,
VAR8,
VAR43,
VAR30,
VAR67);
assign VAR79 = VAR38[25:21];
assign VAR48 = VAR38[20:16];
assign VAR30 = VAR23;
wire[31:0] VAR74;
wire[31:0] VAR6;
wire[31:0] VAR2;
wire VAR72;
VAR41 VAR51(
VAR74,
VAR6,
VAR72,
VAR2);
assign VAR74 = VAR8;
wire[31:0] VAR46;
wire[31:0] VAR40;
wire[2:0] VAR31;
wire[31:0] VAR15;
wire VAR27;
VAR71 alu(VAR46,
VAR40,
VAR31,
VAR15,
VAR27);
assign VAR46 = VAR42;
assign VAR40 = VAR2;
wire[31:0] VAR29;
wire VAR16;
wire[31:0] VAR20;
wire[31:0] VAR9;
VAR55 VAR39(
VAR1,
VAR75,
VAR29,
VAR16,
VAR20,
VAR9);
assign VAR29 = VAR15;
assign VAR20 = VAR8;
wire[31:0] VAR83;
wire[31:0] VAR25;
wire VAR26;
wire[31:0] VAR33;
VAR41 VAR81(
VAR83,
VAR25,
VAR26,
VAR33);
assign VAR83 = VAR15;
assign VAR25 = VAR9;
assign VAR67 = VAR33;
wire[15:0] VAR14;
wire[31:0] VAR37;
VAR77 VAR34(
VAR14,
VAR37);
assign VAR14 = VAR38[15:0];
assign VAR6 = VAR37;
wire[31:0] VAR57;
wire[31:0] VAR53;
VAR73 VAR10(
VAR57,
VAR53);
assign VAR57 = VAR37;
wire[31:0] VAR76;
wire[31:0] VAR82;
wire[31:0] VAR4;
VAR17 VAR44(VAR76,
VAR82,
VAR4);
assign VAR76 = VAR53;
assign VAR82 = VAR24;
assign VAR59 = VAR4;
wire VAR5;
wire VAR3;
wire VAR52;
and VAR65(VAR52,
VAR5,
VAR3);
assign VAR3 = VAR27;
assign VAR58 = VAR52;
wire[5:0] VAR49;
wire[5:0] VAR22;
wire VAR85;
wire VAR11;
wire VAR68;
wire[2:0] VAR47;
wire VAR62;
wire VAR7;
wire VAR18;
VAR78 VAR50(
VAR49,
VAR22,
VAR85,
VAR11,
VAR68,
VAR47,
VAR62,
VAR7,
VAR18);
assign VAR49 = VAR38[31:26];
assign VAR22 = VAR38[5:0];
assign VAR69 = VAR85;
assign VAR43 = VAR11;
assign VAR72 = VAR68;
assign VAR31 = VAR47;
assign VAR5 = VAR62;
assign VAR16 = VAR7;
assign VAR26 = VAR18;
endmodule | mit |
sabertazimi/hust-lab | architecture/design/fpga/src/branch_target_buffer.v | 6,274 | module MODULE1
(
input clk,
input rst,
input en,
input VAR48,
input VAR45,
input VAR5,
input [VAR44-1:0] VAR21,
input [VAR44-1:0] VAR32,
input [VAR44-1:0] VAR12,
input [VAR44-1:0] VAR25,
output [VAR1-1:0] VAR17,
output VAR9,
output [VAR44-1:0] VAR35
);
integer VAR41;
reg valid [VAR46-1:0];
reg [VAR1-1:0] VAR23 [VAR46-1:0];
reg [VAR44-1:0] VAR19 [VAR46-1:0];
reg [VAR44-1:0] VAR13 [VAR46-1:0];
wire [VAR49-1:0] VAR47;
wire VAR43;
wire [VAR49-1:0] VAR29;
wire [VAR49-1:0] VAR6;
wire [VAR49-1:0] VAR24;
wire [VAR49-1:0] VAR10;
wire [VAR49-1:0] VAR37;
VAR33 #(
.VAR44(VAR44)
) VAR31 (
.VAR15(VAR21),
.VAR28(valid[0]),
.VAR7(valid[1]),
.VAR3(valid[2]),
.VAR36(valid[3]),
.VAR4(valid[4]),
.VAR22(valid[5]),
.VAR34(valid[6]),
.VAR27(valid[7]),
.VAR26(VAR19[0]),
.VAR8(VAR19[1]),
.VAR11(VAR19[2]),
.VAR30(VAR19[3]),
.VAR51(VAR19[4]),
.VAR42(VAR19[5]),
.VAR50(VAR19[6]),
.VAR18(VAR19[7]),
.VAR16(VAR9),
.VAR6(VAR47)
);
VAR33 #(
.VAR44(VAR44)
) VAR38 (
.VAR15(VAR12),
.VAR28(valid[0]),
.VAR7(valid[1]),
.VAR3(valid[2]),
.VAR36(valid[3]),
.VAR4(valid[4]),
.VAR22(valid[5]),
.VAR34(valid[6]),
.VAR27(valid[7]),
.VAR26(VAR19[0]),
.VAR8(VAR19[1]),
.VAR11(VAR19[2]),
.VAR30(VAR19[3]),
.VAR51(VAR19[4]),
.VAR42(VAR19[5]),
.VAR50(VAR19[6]),
.VAR18(VAR19[7]),
.VAR16(VAR43),
.VAR6(VAR29)
);
assign VAR6 = VAR9 ? VAR47
: VAR43 ? VAR29
: VAR24;
VAR14 #(
.VAR44(VAR44)
) VAR14 (
.clk(clk),
.rst(rst),
.en(en && VAR48 && VAR45),
.VAR16(VAR9 || VAR43),
.VAR6(VAR6),
.VAR24(VAR24)
);
assign VAR10 = VAR9 ? VAR47 : VAR24;
assign VAR37 = VAR43 ? VAR29 : VAR24;
always @ (posedge clk) begin
if (rst) begin
for (VAR41 = 0; VAR41 < VAR46; VAR41 = VAR41 + 1) begin
valid[VAR41] <= 0;
VAR23[VAR41] <= VAR2;
VAR19[VAR41] <= 0;
VAR13[VAR41] <= 4;
end
end else if (en) begin
if (~VAR9 && VAR48) begin
valid[VAR10] <= 1;
VAR23[VAR10] <= VAR2;
VAR19[VAR10] <= VAR21;
VAR13[VAR10] <= VAR32;
end
if (VAR45) begin
if (~VAR43) begin
valid[VAR37] <= 1;
VAR23[VAR37] <= VAR2;
VAR19[VAR37] <= VAR12;
VAR13[VAR37] <= VAR25;
end else begin
VAR13[VAR37] <= VAR25;
case (VAR23[VAR37])
case (VAR5)
0:VAR23[VAR37] <= VAR20;
1: VAR23[VAR37] <= VAR2;
endcase
case (VAR5)
0: VAR23[VAR37] <= VAR20;
1: VAR23[VAR37] <= VAR39;
endcase
case (VAR5)
0: VAR23[VAR37] <= VAR40;
1: VAR23[VAR37] <= VAR2;
endcase
case (VAR5)
0: VAR23[VAR37] <= VAR40;
1: VAR23[VAR37] <= VAR39;
endcase
endcase
end
end
end
end
assign VAR17 = VAR9 ? VAR23[VAR10] : VAR2;
assign VAR35 = VAR9 ? VAR13[VAR10] : VAR32;
endmodule | mit |
kammce/LPCXpresso-Nexys4-Servo-Commander | ServoCommander.srcs/sources_1/imports/new/segment.v | 1,029 | module MODULE1(
input wire [9:0] in,
output reg [10:0] out,
output reg valid
);
always @(in) begin
valid = 1;
casex(in)
11'VAR5: out = 2000;
11'VAR7: out = 1800;
11'VAR6: out = 1600;
11'VAR9: out = 1400;
11'VAR4: out = 1200;
11'VAR3: out = 1000;
11'VAR1: out = 800;
11'VAR8: out = 600;
11'VAR2: out = 400;
11'b0000000001: out = 200;
default: begin
valid = 0;
out = 11'b0;
end
endcase
end
endmodule | bsd-3-clause |
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu9t5v0 | cells/dlyb/gf180mcu_fd_sc_mcu9t5v0__dlyb_4.behavioral.pp.v | 1,164 | module MODULE1( VAR1, VAR6, VAR3, VAR5 );
input VAR1;
inout VAR3, VAR5;
output VAR6;
VAR7 VAR4(.VAR1(VAR1),.VAR6(VAR6),.VAR3(VAR3),.VAR5(VAR5));
VAR7 VAR2(.VAR1(VAR1),.VAR6(VAR6),.VAR3(VAR3),.VAR5(VAR5)); | apache-2.0 |
EPiCS/soundgates | hardware/design/reference/cf_lib/edk/pcores/adi_common_v1_00_a/hdl/verilog/ad_jesd_align.v | 4,349 | module MODULE1 (
VAR11,
VAR10,
VAR1,
VAR7,
VAR8,
VAR5,
VAR3);
input VAR11;
input [ 3:0] VAR10;
input [ 3:0] VAR1;
input [ 3:0] VAR7;
input [31:0] VAR8;
output VAR5;
output [31:0] VAR3;
reg [31:0] VAR4 = 'd0;
reg [ 3:0] VAR13 = 'd0;
reg [ 3:0] VAR9 = 'd0;
reg [31:0] VAR3 = 'd0;
reg VAR5 = 'd0;
wire [ 3:0] VAR2;
wire VAR12;
assign VAR6 = (VAR7 == 4'd0) ? 1'b0 : 1'b1;
always @(posedge VAR11) begin
VAR4 <= VAR8;
if (VAR10 != 4'd0) begin
VAR13 <= {VAR10[0], VAR10[1], VAR10[2], VAR10[3]};
end
if (VAR1 != 4'd0) begin
VAR9 <= {VAR1[0], VAR1[1], VAR1[2], VAR1[3]};
end
if (VAR13[3] == 1'b1) begin
VAR3 <= VAR4;
end else if (VAR13[2] == 1'b1) begin
VAR3 <= {VAR4[23:0], VAR8[31:24]};
end else if (VAR13[1] == 1'b1) begin
VAR3 <= {VAR4[15:0], VAR8[31:16]};
end else if (VAR13[0] == 1'b1) begin
VAR3 <= {VAR4[7:0], VAR8[31:8]};
end else begin
VAR3 <= 32'd0;
end
case ({VAR13, VAR9})
8'b00000000: VAR5 <= VAR6;
8'b11111111: VAR5 <= VAR6;
8'b00010010: VAR5 <= VAR6;
8'b00100100: VAR5 <= VAR6;
8'b01001000: VAR5 <= VAR6;
8'b10000001: VAR5 <= VAR6;
8'b01011010: VAR5 <= VAR6;
8'b10100101: VAR5 <= VAR6;
default: VAR5 <= 1'b1;
endcase
end
endmodule | mit |
8l/beri | cherilibs/trunk/peripherals/i2c/i2c_master_byte_ctrl.v | 10,585 | module MODULE1 (
clk, rst, VAR8, VAR36, VAR30, VAR4, VAR40, read, write, VAR24, din,
VAR15, VAR9, dout, VAR14, VAR43, VAR25, VAR13, VAR20, VAR1, VAR7, VAR29 );
input clk; input rst; input VAR8; input VAR36;
input [15:0] VAR30;
input VAR4;
input VAR40;
input read;
input write;
input VAR24;
input [7:0] din;
output VAR15;
reg VAR15;
output VAR9;
reg VAR9;
output VAR14;
output VAR43;
output [7:0] dout;
input VAR25;
output VAR13;
output VAR20;
input VAR1;
output VAR7;
output VAR29;
parameter [4:0] VAR28 = 5'b00000;
parameter [4:0] VAR12 = 5'b00001;
parameter [4:0] VAR33 = 5'b00010;
parameter [4:0] VAR22 = 5'b00100;
parameter [4:0] VAR11 = 5'b01000;
parameter [4:0] VAR38 = 5'b10000;
reg [3:0] VAR39;
reg VAR23;
wire VAR34, VAR6;
reg [7:0] VAR41; reg VAR37, VAR35;
wire VAR32;
reg [2:0] VAR27;
wire VAR26;
VAR42 VAR3 (
.clk ( clk ),
.rst ( rst ),
.VAR8 ( VAR8 ),
.VAR36 ( VAR36 ),
.VAR30 ( VAR30 ),
.VAR18 ( VAR39 ),
.VAR15 ( VAR34 ),
.VAR2 ( VAR14 ),
.VAR16 ( VAR43 ),
.din ( VAR23 ),
.dout ( VAR6 ),
.VAR25 ( VAR25 ),
.VAR13 ( VAR13 ),
.VAR20 ( VAR20 ),
.VAR1 ( VAR1 ),
.VAR7 ( VAR7 ),
.VAR29 ( VAR29 )
);
assign VAR32 = (read | write | VAR40) & ~VAR15;
assign dout = VAR41;
always @(posedge clk or negedge VAR8)
if (!VAR8)
VAR41 <= 8'h0;
else if (rst)
VAR41 <= 8'h0;
else if (VAR35)
VAR41 <= din;
else if (VAR37)
VAR41 <= {VAR41[6:0], VAR6};
always @(posedge clk or negedge VAR8)
if (!VAR8)
VAR27 <= 3'h0;
else if (rst)
VAR27 <= 3'h0;
else if (VAR35)
VAR27 <= 3'h7;
else if (VAR37)
VAR27 <= VAR27 - 3'h1;
assign VAR26 = ~(|VAR27);
reg [4:0] VAR17;
always @(posedge clk or negedge VAR8)
if (!VAR8)
begin
VAR39 <= VAR5;
VAR23 <= 1'b0;
VAR37 <= 1'b0;
VAR35 <= 1'b0;
VAR15 <= 1'b0;
VAR17 <= VAR28;
VAR9 <= 1'b0;
end
else if (rst | VAR43)
begin
VAR39 <= VAR5;
VAR23 <= 1'b0;
VAR37 <= 1'b0;
VAR35 <= 1'b0;
VAR15 <= 1'b0;
VAR17 <= VAR28;
VAR9 <= 1'b0;
end
else
begin
VAR23 <= VAR41[7];
VAR37 <= 1'b0;
VAR35 <= 1'b0;
VAR15 <= 1'b0;
case (VAR17) VAR28:
if (VAR32)
begin
if (VAR4)
begin
VAR17 <= VAR12;
VAR39 <= VAR19;
end
else if (read)
begin
VAR17 <= VAR33;
VAR39 <= VAR10;
end
else if (write)
begin
VAR17 <= VAR22;
VAR39 <= VAR31;
end
else begin
VAR17 <= VAR38;
VAR39 <= VAR21;
end
VAR35 <= 1'b1;
end
VAR12:
if (VAR34)
begin
if (read)
begin
VAR17 <= VAR33;
VAR39 <= VAR10;
end
else
begin
VAR17 <= VAR22;
VAR39 <= VAR31;
end
VAR35 <= 1'b1;
end
VAR22:
if (VAR34)
if (VAR26)
begin
VAR17 <= VAR11;
VAR39 <= VAR10;
end
else
begin
VAR17 <= VAR22; VAR39 <= VAR31; VAR37 <= 1'b1;
end
VAR33:
if (VAR34)
begin
if (VAR26)
begin
VAR17 <= VAR11;
VAR39 <= VAR31;
end
else
begin
VAR17 <= VAR33; VAR39 <= VAR10; end
VAR37 <= 1'b1;
VAR23 <= VAR24;
end
VAR11:
if (VAR34)
begin
if (VAR40)
begin
VAR17 <= VAR38;
VAR39 <= VAR21;
end
else
begin
VAR17 <= VAR28;
VAR39 <= VAR5;
VAR15 <= 1'b1;
end
VAR9 <= VAR6;
VAR23 <= 1'b1;
end
else
VAR23 <= VAR24;
VAR38:
if (VAR34)
begin
VAR17 <= VAR28;
VAR39 <= VAR5;
VAR15 <= 1'b1;
end
endcase
end
endmodule | apache-2.0 |
GSejas/Aproximate-Arithmetic-Operators | src_lib/addlib/GDA_St_N16_M4_P4.v | 2,789 | module MODULE1(
input [15:0] VAR7,
input [15:0] VAR45,
output [16:0] VAR3
);
wire [4:0] VAR15, VAR86, VAR97, VAR24;
wire VAR95,VAR89,VAR87,VAR69,VAR22,VAR102,VAR57,VAR42;
wire VAR23,VAR27,VAR21,VAR83,VAR92;
wire VAR52, VAR48;
wire VAR66;
and VAR51(VAR69,VAR7[3],VAR45[3]);
and VAR75(VAR87,VAR7[2],VAR45[2]);
and VAR74(VAR89,VAR7[1],VAR45[1]);
and VAR68(VAR95,VAR7[0],VAR45[0]);
xor VAR40(VAR42,VAR7[3],VAR45[3]);
xor VAR28(VAR57,VAR7[2],VAR45[2]);
xor VAR9(VAR102,VAR7[1],VAR45[1]);
xor VAR41(VAR22,VAR7[0],VAR45[0]);
and VAR64(VAR23,VAR42,VAR87);
and VAR70(VAR27,VAR42,VAR57);
and VAR58(VAR21,VAR27,VAR89);
and VAR31(VAR83,VAR27,VAR102);
and VAR53(VAR92,VAR83,VAR95);
or VAR5(VAR52,VAR69,VAR23);
or VAR16(VAR48,VAR21,VAR92);
or VAR18(VAR66,VAR52,VAR48);
wire VAR79,VAR100,VAR10,VAR65,VAR93,VAR82,VAR26,VAR94;
wire VAR101,VAR29,VAR39,VAR50,VAR46;
wire VAR36, VAR44;
wire VAR20;
and VAR6 (VAR65,VAR7[7],VAR45[7]);
and VAR61(VAR10,VAR7[6],VAR45[6]);
and VAR11(VAR100,VAR7[5],VAR45[5]);
and VAR84(VAR79,VAR7[4],VAR45[4]);
xor VAR17(VAR94,VAR7[7],VAR45[7]);
xor VAR4(VAR26,VAR7[6],VAR45[6]);
xor VAR33(VAR82,VAR7[5],VAR45[5]);
xor VAR90(VAR93,VAR7[4],VAR45[4]);
and VAR88(VAR101,VAR94,VAR10);
and VAR63(VAR29,VAR94,VAR26);
and VAR1(VAR39,VAR29,VAR100);
and VAR30(VAR50,VAR29,VAR82);
and VAR56(VAR46,VAR50,VAR79);
or VAR99(VAR36,VAR65,VAR101);
or VAR73(VAR44,VAR39,VAR46);
or VAR13(VAR20,VAR36,VAR44);
wire VAR98,VAR62,VAR77,VAR96,VAR38,VAR34,VAR12,VAR8;
wire VAR32,VAR14,VAR67,VAR81;
wire VAR103, VAR25;
wire VAR49;
and VAR80(VAR96,VAR7[11],VAR45[11]);
and VAR76(VAR77,VAR7[10],VAR45[10]);
and VAR37(VAR62,VAR7[9],VAR45[9]);
and VAR54(VAR98,VAR7[8],VAR45[8]);
xor VAR85(VAR8,VAR7[11],VAR45[11]);
xor VAR55(VAR12,VAR7[10],VAR45[10]);
xor VAR91(VAR34,VAR7[9],VAR45[9]);
xor VAR2(VAR38,VAR7[8],VAR45[8]);
and VAR60(VAR32,VAR8,VAR77);
and VAR19(VAR14,VAR8,VAR12);
and VAR71(VAR67,VAR14,VAR62);
and VAR78(VAR81,VAR14,VAR34);
and VAR35(VAR72,VAR81,VAR98);
or VAR47(VAR103,VAR96,VAR32);
or VAR59(VAR25,VAR67,VAR72);
or VAR43(VAR49,VAR103,VAR25);
assign VAR15[4:0] = VAR7[ 3: 0] + VAR45[ 3: 0];
assign VAR86[4:0] = VAR7[ 7: 4] + VAR45[ 7: 4] + VAR66;
assign VAR97[4:0] = VAR7[11: 8] + VAR45[11: 8] + VAR20;
assign VAR24[4:0] = VAR7[15:12] + VAR45[15:12] + VAR49;
assign VAR3[16:0] = {VAR24[4:0],VAR97[3:0],VAR86[3:0],VAR15[3:0]};
endmodule | apache-2.0 |
sheiksadique/USB-Uart | top_loopback.v | 1,203 | module MODULE1(
input VAR7, input VAR6, output VAR5, input VAR10, output VAR3, input VAR2, output [3:0] VAR13
);
wire VAR9;
VAR15 VAR16(
.VAR1(VAR9), .VAR5(VAR5), .VAR10(VAR10), .VAR3(VAR3), .VAR2(VAR2), .VAR13(VAR13)
);
VAR11 VAR12(
.VAR8(VAR7),
.VAR4(VAR6),
.VAR14(VAR9)
);
endmodule | gpl-2.0 |
orbancedric/DeepGate | other/Mojo Projects/Mojo-SDRAM/ipcore_dir/sdram_clk_gen.v | 5,555 | module MODULE1
( input VAR32,
output VAR25
);
VAR21 VAR4
(.VAR10 (VAR9),
.VAR46 (VAR32));
wire VAR35;
wire VAR48;
wire [7:0] VAR31;
wire VAR33;
wire VAR6;
wire VAR38;
VAR8
.VAR41 (1),
.VAR22 (2),
.VAR16 ("VAR3"),
.VAR28 (20.0),
.VAR11 ("VAR42"),
.VAR47 ("VAR42"),
.VAR24 ("VAR1"),
.VAR12 (0),
.VAR17 ("VAR3"))
VAR40
(.VAR34 (VAR9),
.VAR19 (VAR33),
.VAR7 (VAR6),
.VAR37 (),
.VAR18 (),
.VAR30 (),
.VAR23 (),
.VAR36 (),
.VAR14 (VAR38),
.VAR26 (),
.VAR5 (),
.VAR2 (1'b0),
.VAR27 (1'b0),
.VAR45 (1'b0),
.VAR43 (),
.VAR20 (VAR48),
.VAR13 (VAR31),
.VAR39 (1'b0),
.VAR29 (1'b0));
assign VAR33 = 1'b0;
VAR44 VAR15
(.VAR10 (VAR25),
.VAR46 (VAR38));
endmodule | gpl-3.0 |
Given-Jiang/Erosion_Operation_Altera_OpenCL_DE1-SoC | bin_Erosion_Operation/system/synthesis/submodules/acl_arb2.v | 11,300 | module MODULE3
parameter string VAR15 = "VAR20", parameter integer VAR27 = 1, parameter integer VAR34 = 0,
parameter integer VAR22 = 32, parameter integer VAR6 = 4, parameter integer VAR14 = 32, parameter integer VAR16 = VAR22 / 8, parameter integer VAR33 = 1 )
(
input logic VAR8,
input logic VAR18,
VAR29 VAR5,
VAR29 VAR4,
VAR29 VAR1
);
VAR29 #(
.VAR22( VAR22 ),
.VAR6( VAR6 ),
.VAR14( VAR14 ),
.VAR16( VAR16 ),
.VAR33( VAR33 )
)
VAR17();
logic VAR11;
assign VAR17.req = VAR11 ? VAR4.req : VAR5.req;
generate
if( VAR27 == 1 )
begin
logic VAR3;
VAR31 @( posedge VAR8 )
VAR3 <= VAR11;
VAR12
if( VAR3 == 1'b0 && VAR5.req.request )
VAR11 = 1'b0;
end
else if( VAR3 == 1'b1 && VAR4.req.request )
VAR11 = 1'b1;
else
VAR11 = VAR5.req.request ? 1'b0 : 1'b1;
end
else
begin
assign VAR11 = VAR5.req.request ? 1'b0 : 1'b1;
end
endgenerate
generate
if( VAR34 == 1 )
begin
assign VAR5.VAR2 = '0;
assign VAR4.VAR2 = '0;
end
else
begin
assign VAR5.VAR2 = ( VAR11 & VAR4.req.request) | VAR17.VAR2;
assign VAR4.VAR2 = (~VAR11 & VAR5.req.request) | VAR17.VAR2;
end
endgenerate
generate
if( VAR15 == "none" )
begin
assign VAR1.req = VAR17.req;
assign VAR17.VAR2 = VAR1.VAR2;
end
else if( VAR15 == "VAR21" )
begin
VAR29 #(
.VAR22( VAR22 ),
.VAR6( VAR6 ),
.VAR14( VAR14 ),
.VAR16( VAR16 ),
.VAR33( VAR33 )
)
VAR9();
MODULE1 #(
.VAR22( VAR22 ),
.VAR6( VAR6 ),
.VAR14( VAR14 ),
.VAR16( VAR16 ),
.VAR33( VAR33 )
)
VAR13(
.VAR8( VAR8 ),
.VAR18( VAR18 ),
.VAR25( VAR17 ),
.VAR19( VAR9 )
);
assign VAR1.req = VAR9.req;
assign VAR9.VAR2 = VAR1.VAR2;
end
else if( VAR15 == "VAR2" )
begin
VAR29 #(
.VAR22( VAR22 ),
.VAR6( VAR6 ),
.VAR14( VAR14 ),
.VAR16( VAR16 ),
.VAR33( VAR33 )
)
VAR7();
MODULE2 #(
.VAR22( VAR22 ),
.VAR6( VAR6 ),
.VAR14( VAR14 ),
.VAR16( VAR16 ),
.VAR33( VAR33 )
)
VAR32(
.VAR8( VAR8 ),
.VAR18( VAR18 ),
.VAR25( VAR17 ),
.VAR19( VAR7 )
);
assign VAR1.req = VAR7.req;
assign VAR7.VAR2 = VAR1.VAR2;
end
else if( VAR15 == "VAR20" )
begin
VAR29 #(
.VAR22( VAR22 ),
.VAR6( VAR6 ),
.VAR14( VAR14 ),
.VAR16( VAR16 ),
.VAR33( VAR33 )
)
VAR9(), VAR7();
MODULE1 #(
.VAR22( VAR22 ),
.VAR6( VAR6 ),
.VAR14( VAR14 ),
.VAR16( VAR16 ),
.VAR33( VAR33 )
)
VAR13(
.VAR8( VAR8 ),
.VAR18( VAR18 ),
.VAR25( VAR17 ),
.VAR19( VAR9 )
);
MODULE2 #(
.VAR22( VAR22 ),
.VAR6( VAR6 ),
.VAR14( VAR14 ),
.VAR16( VAR16 ),
.VAR33( VAR33 )
)
VAR32(
.VAR8( VAR8 ),
.VAR18( VAR18 ),
.VAR25( VAR9 ),
.VAR19( VAR7 )
);
assign VAR1.req = VAR7.req;
assign VAR7.VAR2 = VAR1.VAR2;
end
else if( VAR15 == "VAR10" )
begin
VAR29 #(
.VAR22( VAR22 ),
.VAR6( VAR6 ),
.VAR14( VAR14 ),
.VAR16( VAR16 ),
.VAR33( VAR33 )
)
VAR7(), VAR9();
MODULE2 #(
.VAR22( VAR22 ),
.VAR6( VAR6 ),
.VAR14( VAR14 ),
.VAR16( VAR16 ),
.VAR33( VAR33 )
)
VAR32(
.VAR8( VAR8 ),
.VAR18( VAR18 ),
.VAR25( VAR17 ),
.VAR19( VAR7 )
);
MODULE1 #(
.VAR22( VAR22 ),
.VAR6( VAR6 ),
.VAR14( VAR14 ),
.VAR16( VAR16 ),
.VAR33( VAR33 )
)
VAR13(
.VAR8( VAR8 ),
.VAR18( VAR18 ),
.VAR25( VAR7 ),
.VAR19( VAR9 )
);
assign VAR1.req = VAR9.req;
assign VAR9.VAR2 = VAR1.VAR2;
end
endgenerate
endmodule
module MODULE1 #(
parameter integer VAR22 = 32, parameter integer VAR6 = 4, parameter integer VAR14 = 32, parameter integer VAR16 = VAR22 / 8, parameter integer VAR33 = 1 )
(
input VAR8,
input VAR18,
VAR29 VAR25,
VAR29 VAR19
);
VAR24 #(
.VAR22( VAR22 ),
.VAR6( VAR6 ),
.VAR14( VAR14 ),
.VAR16( VAR16 ),
.VAR33( VAR33 )
)
VAR28();
always @( posedge VAR8 or negedge VAR18 )
if( !VAR18 )
begin
VAR28.req <= 'VAR23;
VAR28.req.request <= 1'b0;
VAR28.req.read <= 1'b0;
VAR28.req.write <= 1'b0;
end
else if( !(VAR19.VAR2 & VAR28.req.request) )
VAR28.req <= VAR25.req;
assign VAR19.req = VAR28.req;
assign VAR25.VAR2 = VAR19.VAR2 & VAR28.req.request;
endmodule
module MODULE2 #(
parameter integer VAR22 = 32, parameter integer VAR6 = 4, parameter integer VAR14 = 32, parameter integer VAR16 = VAR22 / 8, parameter integer VAR33 = 1 )
(
input VAR8,
input VAR18,
VAR29 VAR25,
VAR29 VAR19
);
logic VAR30;
VAR24 #(
.VAR22( VAR22 ),
.VAR6( VAR6 ),
.VAR14( VAR14 ),
.VAR16( VAR16 ),
.VAR33( VAR33 )
)
VAR26();
always @( posedge VAR8 or negedge VAR18 )
if( !VAR18 )
begin
VAR26.req <= 'VAR23;
VAR26.req.request <= 1'b0;
VAR26.req.read <= 1'b0;
VAR26.req.write <= 1'b0;
end
else if( !VAR30 )
VAR26.req <= VAR25.req;
always @( posedge VAR8 or negedge VAR18 )
if( !VAR18 )
VAR30 <= 1'b0;
else
VAR30 <= VAR19.VAR2 & (VAR30 | VAR25.req.request);
assign VAR19.req = VAR30 ? VAR26.req : VAR25.req;
assign VAR25.VAR2 = VAR30;
endmodule | mit |
P3Stor/P3Stor | ftl/Dynamic_Controller/ipcore_dir/read_data_fifo.v | 13,587 | module MODULE1(
rst,
VAR386,
VAR315,
din,
VAR224,
VAR167,
dout,
VAR158,
VAR267,
VAR193,
VAR181,
VAR25
);
input rst;
input VAR386;
input VAR315;
input [31 : 0] din;
input VAR224;
input VAR167;
output [255 : 0] dout;
output VAR158;
output VAR267;
output [9 : 0] VAR193;
output [12 : 0] VAR181;
output VAR25;
VAR311 #(
.VAR296(0),
.VAR150(0),
.VAR156(0),
.VAR310(0),
.VAR283(0),
.VAR215(0),
.VAR374(0),
.VAR136(32),
.VAR60(1),
.VAR203(1),
.VAR373(1),
.VAR338(64),
.VAR336(4),
.VAR189(1),
.VAR333(0),
.VAR74(1),
.VAR265(64),
.VAR106(4),
.VAR289(8),
.VAR13(4),
.VAR349(4),
.VAR146(4),
.VAR213(0),
.VAR323(0),
.VAR147(0),
.VAR321(13),
.VAR274("VAR263"),
.VAR142(32),
.VAR131(1),
.VAR298(32),
.VAR34(64),
.VAR118(32),
.VAR214(64),
.VAR371(2),
.VAR168("0"),
.VAR3(256),
.VAR417(0),
.VAR295(1),
.VAR226(0),
.VAR45(0),
.VAR175(0),
.VAR291(0),
.VAR344(0),
.VAR367(0),
.VAR369(0),
.VAR356("VAR382"),
.VAR61(1),
.VAR415(0),
.VAR132(0),
.VAR216(0),
.VAR240(0),
.VAR363(0),
.VAR237(0),
.VAR195(0),
.VAR292(0),
.VAR27(0),
.VAR120(0),
.VAR105(0),
.VAR90(0),
.VAR100(0),
.VAR368(0),
.VAR380(1),
.VAR49(0),
.VAR339(0),
.VAR410(0),
.VAR56(0),
.VAR172(0),
.VAR124(0),
.VAR67(0),
.VAR48(0),
.VAR119(0),
.VAR281(0),
.VAR399(0),
.VAR71(0),
.VAR127(0),
.VAR15(0),
.VAR405(0),
.VAR251(0),
.VAR151(0),
.VAR358(0),
.VAR350(0),
.VAR171(0),
.VAR184(1),
.VAR352(0),
.VAR86(1),
.VAR130(0),
.VAR378(0),
.VAR111(0),
.VAR24(0),
.VAR212(0),
.VAR37(1),
.VAR188(0),
.VAR314(2),
.VAR388(1),
.VAR332(1),
.VAR80(1),
.VAR22(1),
.VAR206(1),
.VAR73(1),
.VAR72(0),
.VAR93(0),
.VAR379(1),
.VAR44("VAR263"),
.VAR2(1),
.VAR342(0),
.VAR234(0),
.VAR258(0),
.VAR104(1),
.VAR57("8kx4"),
.VAR166(4),
.VAR122(1022),
.VAR230(1022),
.VAR412(1022),
.VAR199(1022),
.VAR271(1022),
.VAR284(1022),
.VAR397(5),
.VAR135(0),
.VAR272(5),
.VAR191(5),
.VAR69(5),
.VAR55(5),
.VAR115(5),
.VAR359(5),
.VAR307(4097),
.VAR68(1023),
.VAR208(1023),
.VAR269(1023),
.VAR232(1023),
.VAR229(1023),
.VAR393(1023),
.VAR396(4096),
.VAR348(1),
.VAR409(5),
.VAR50(5),
.VAR268(5),
.VAR180(5),
.VAR28(5),
.VAR299(5),
.VAR11(0),
.VAR157(10),
.VAR176(1024),
.VAR233(1),
.VAR26(10),
.VAR42(0),
.VAR38(0),
.VAR246(0),
.VAR259(0),
.VAR279(0),
.VAR4(0),
.VAR53(0),
.VAR133(2),
.VAR223(0),
.VAR5(0),
.VAR1(0),
.VAR14(0),
.VAR163(1),
.VAR313(0),
.VAR247(0),
.VAR331(0),
.VAR179(0),
.VAR219(0),
.VAR84(0),
.VAR326(0),
.VAR312(0),
.VAR362(0),
.VAR29(0),
.VAR249(0),
.VAR227(0),
.VAR225(0),
.VAR218(0),
.VAR337(13),
.VAR137(8192),
.VAR334(1024),
.VAR148(16),
.VAR41(1024),
.VAR197(16),
.VAR134(1024),
.VAR402(16),
.VAR282(1),
.VAR18(13),
.VAR98(10),
.VAR83(4),
.VAR40(10),
.VAR294(4),
.VAR162(10),
.VAR376(4),
.VAR210(1),
.VAR372(0)
)
VAR114 (
.VAR31(rst),
.VAR375(VAR386),
.VAR245(VAR315),
.VAR89(din),
.VAR318(VAR224),
.VAR200(VAR167),
.VAR414(dout),
.VAR160(VAR158),
.VAR248(VAR267),
.VAR117(VAR193),
.VAR185(VAR181),
.VAR309(VAR25),
.VAR196(),
.VAR260(),
.VAR82(),
.VAR329(),
.VAR236(),
.VAR204(),
.VAR275(),
.VAR65(),
.VAR243(),
.VAR351(),
.VAR145(),
.VAR207(),
.VAR62(),
.VAR30(),
.VAR88(),
.VAR288(),
.VAR140(),
.VAR121(),
.VAR7(),
.VAR108(),
.VAR153(),
.VAR276(),
.VAR54(),
.VAR10(),
.VAR253(),
.VAR327(),
.VAR306(),
.VAR400(),
.VAR91(),
.VAR125(),
.VAR173(),
.VAR391(),
.VAR302(),
.VAR384(),
.VAR211(),
.VAR198(),
.VAR51(),
.VAR403(),
.VAR228(),
.VAR149(),
.VAR220(),
.VAR109(),
.VAR97(),
.VAR297(),
.VAR64(),
.VAR194(),
.VAR187(),
.VAR266(),
.VAR390(),
.VAR320(),
.VAR20(),
.VAR235(),
.VAR270(),
.VAR79(),
.VAR370(),
.VAR286(),
.VAR347(),
.VAR277(),
.VAR404(),
.VAR8(),
.VAR174(),
.VAR183(),
.VAR343(),
.VAR94(),
.VAR385(),
.VAR394(),
.VAR407(),
.VAR256(),
.VAR392(),
.VAR360(),
.VAR377(),
.VAR398(),
.VAR222(),
.VAR241(),
.VAR255(),
.VAR389(),
.VAR383(),
.VAR143(),
.VAR209(),
.VAR273(),
.VAR77(),
.VAR58(),
.VAR144(),
.VAR35(),
.VAR17(),
.VAR364(),
.VAR177(),
.VAR395(),
.VAR280(),
.VAR381(),
.VAR262(),
.VAR361(),
.VAR335(),
.VAR95(),
.VAR81(),
.VAR252(),
.VAR244(),
.VAR324(),
.VAR301(),
.VAR300(),
.VAR92(),
.VAR9(),
.VAR366(),
.VAR221(),
.VAR261(),
.VAR33(),
.VAR416(),
.VAR411(),
.VAR165(),
.VAR52(),
.VAR110(),
.VAR304(),
.VAR186(),
.VAR178(),
.VAR303(),
.VAR116(),
.VAR346(),
.VAR78(),
.VAR161(),
.VAR406(),
.VAR355(),
.VAR75(),
.VAR155(),
.VAR39(),
.VAR242(),
.VAR325(),
.VAR354(),
.VAR345(),
.VAR159(),
.VAR21(),
.VAR43(),
.VAR353(),
.VAR285(),
.VAR164(),
.VAR322(),
.VAR139(),
.VAR408(),
.VAR32(),
.VAR316(),
.VAR290(),
.VAR112(),
.VAR190(),
.VAR66(),
.VAR293(),
.VAR319(),
.VAR239(),
.VAR201(),
.VAR231(),
.VAR16(),
.VAR257(),
.VAR169(),
.VAR287(),
.VAR129(),
.VAR330(),
.VAR23(),
.VAR12(),
.VAR85(),
.VAR305(),
.VAR59(),
.VAR101(),
.VAR340(),
.VAR202(),
.VAR47(),
.VAR46(),
.VAR328(),
.VAR154(),
.VAR238(),
.VAR401(),
.VAR365(),
.VAR278(),
.VAR205(),
.VAR317(),
.VAR70(),
.VAR19(),
.VAR138(),
.VAR418(),
.VAR123(),
.VAR102(),
.VAR254(),
.VAR63(),
.VAR264(),
.VAR308(),
.VAR87(),
.VAR152(),
.VAR96(),
.VAR357(),
.VAR36(),
.VAR126(),
.VAR103(),
.VAR76(),
.VAR192(),
.VAR6(),
.VAR170(),
.VAR141(),
.VAR217(),
.VAR113(),
.VAR182(),
.VAR250(),
.VAR341(),
.VAR387(),
.VAR99(),
.VAR128(),
.VAR107(),
.VAR413()
);
endmodule | gpl-2.0 |
cliffordwolf/picorv32 | scripts/icestorm/example.v | 1,880 | module MODULE1 (
input clk,
output reg VAR17, VAR23, VAR15, VAR18, VAR3, VAR14, VAR21, VAR8
);
reg [7:0] VAR1 = 0;
wire VAR10 = &VAR1;
always @(posedge clk) begin
if (!VAR10)
VAR1 <= VAR1 + 1;
end
wire VAR2;
wire [31:0] VAR5;
wire [31:0] VAR7;
wire [3:0] VAR24;
reg VAR6;
reg [31:0] VAR11;
VAR20 #(
.VAR13(0),
.VAR22(1),
.VAR4(0),
.VAR25(1),
.VAR19(0),
.VAR12(0)
) VAR9 (
.clk (clk ),
.VAR10 (VAR10 ),
.VAR2(VAR2),
.VAR6(VAR6),
.VAR5 (VAR5 ),
.VAR7(VAR7),
.VAR24(VAR24),
.VAR11(VAR11)
);
localparam VAR16 = 128;
reg [31:0] memory [0:VAR16-1]; | isc |
ultraembedded/altor32 | rtl/soc/cpu_if.v | 7,793 | module MODULE1
(
input VAR33,
input VAR57,
output [31:0] VAR76,
input [31:0] VAR4,
output [3:0] VAR50,
output VAR95,
output VAR100,
output [2:0] VAR41,
input VAR65,
input VAR118,
output [31:0] VAR27,
output [31:0] VAR96,
input [31:0] VAR74,
output [3:0] VAR59,
output VAR112,
output VAR91,
output VAR21,
output [2:0] VAR38,
input VAR72,
input VAR128,
output [31:0] VAR108,
output [31:0] VAR15,
input [31:0] VAR51,
output [3:0] VAR113,
output VAR67,
output VAR8,
output VAR75,
output [2:0] VAR37,
input VAR78,
input VAR32,
output [31:0] VAR131,
output [31:0] VAR20,
input [31:0] VAR122,
output [3:0] VAR26,
output VAR114,
output VAR79,
output VAR93,
output [2:0] VAR60,
input VAR18,
input VAR115,
output VAR69,
output VAR3,
input VAR82,
input VAR9
);
parameter VAR25 = 12288;
parameter VAR103 = "VAR30";
parameter VAR34 = "VAR30";
parameter VAR90 = 0;
parameter VAR129 = 0;
parameter VAR77 = "VAR111";
wire [31:0] VAR127;
wire [31:0] VAR64;
wire [31:0] VAR48;
wire [3:0] VAR116;
wire [2:0] VAR105;
wire VAR126;
wire VAR120;
wire VAR56;
wire VAR28;
wire VAR99;
wire [31:0] VAR121;
wire [31:0] VAR7;
wire [2:0] VAR124;
wire VAR42;
wire VAR39;
wire VAR87;
wire VAR19;
VAR66
.VAR90(VAR90),
.VAR129(VAR129),
.VAR77(VAR77),
.VAR103(VAR103),
.VAR34(VAR34)
)
VAR84
(
.VAR33(VAR33),
.VAR57(VAR57),
.VAR82(VAR82),
.VAR9(VAR9),
.VAR69(VAR69),
.VAR3(VAR3),
.VAR89(VAR121),
.VAR43(VAR7),
.VAR119(VAR124),
.VAR13(VAR42),
.VAR101(VAR39),
.VAR86(VAR87),
.VAR85(VAR19),
.VAR83(VAR127),
.VAR110(VAR64),
.VAR106(VAR48),
.VAR68(VAR116),
.VAR63(VAR105),
.VAR92(VAR126),
.VAR102(VAR120),
.VAR55(VAR56),
.VAR97(VAR28),
.VAR23(VAR99)
);
assign VAR76 = VAR121;
assign VAR50 = 4'b1111;
assign VAR95 = VAR39;
assign VAR100 = VAR42;
assign VAR41 = VAR124;
assign VAR7 = VAR4;
assign VAR87 = VAR118;
assign VAR19 = VAR65;
VAR130
.VAR2(24)
)
VAR31
(
.VAR1(VAR27),
.VAR94(VAR96),
.VAR16(VAR74),
.VAR54(VAR59),
.VAR24(VAR112),
.VAR36(VAR91),
.VAR49(VAR21),
.VAR53(VAR38),
.VAR5(VAR72),
.VAR12(VAR128),
.VAR123(VAR108),
.VAR73(VAR15),
.VAR17(VAR51),
.VAR61(VAR113),
.VAR45(VAR67),
.VAR47(VAR8),
.VAR35(VAR75),
.VAR6(VAR37),
.VAR104(VAR78),
.VAR46(VAR32),
.VAR117(VAR131),
.VAR58(VAR20),
.VAR22(VAR122),
.VAR29(VAR26),
.VAR14(VAR114),
.VAR40(VAR79),
.VAR98(VAR93),
.VAR62(VAR60),
.VAR109(VAR18),
.VAR70(VAR115),
.VAR125(VAR127),
.VAR10(VAR64),
.VAR88(VAR48),
.VAR52(VAR116),
.VAR80(VAR120),
.VAR71(VAR56),
.VAR107(VAR126),
.VAR81(VAR105),
.VAR11(VAR99),
.VAR44(VAR28)
);
endmodule | lgpl-3.0 |
GSejas/Dise-o-ASIC-FPGA-FPU | ASIC_FLOW/Approximate_Adders/integracion_fisica/front_end/db/GeAr_N8_R1_P3_syn.v | 2,368 | module MODULE1 ( VAR63, VAR10, VAR27 );
input [7:0] VAR63;
input [7:0] VAR10;
output [8:0] VAR27;
wire VAR14, VAR82, VAR9, VAR5, VAR38, VAR7, VAR81, VAR44, VAR30, VAR88, VAR36, VAR69, VAR72, VAR49,
VAR22, VAR39, VAR89, VAR75, VAR86, VAR34, VAR46, VAR80, VAR64, VAR77;
VAR70 VAR71 ( .VAR1(VAR63[0]), .VAR56(VAR10[0]), .VAR83(VAR75) );
VAR67 VAR87 ( .VAR78(VAR72), .VAR84(VAR22), .VAR47(VAR69), .VAR83(VAR36) );
VAR67 VAR13 ( .VAR78(VAR44), .VAR84(VAR22), .VAR47(VAR81), .VAR83(VAR38) );
VAR18 VAR25 ( .VAR78(VAR63[2]), .VAR84(VAR10[2]), .VAR47(VAR63[1]), .VAR53(VAR10[1]), .VAR83(VAR30)
);
VAR67 VAR24 ( .VAR78(VAR9), .VAR84(VAR88), .VAR47(VAR82), .VAR83(VAR14) );
VAR73 VAR2 ( .VAR55(VAR63[0]), .VAR11(VAR10[0]), .VAR47(VAR75), .VAR83(VAR27[0]) );
VAR65 VAR23 ( .VAR1(VAR63[3]), .VAR56(VAR10[3]), .VAR83(VAR49) );
VAR4 VAR35 ( .VAR1(VAR49), .VAR83(VAR9) );
VAR85 VAR48 ( .VAR1(VAR63[3]), .VAR56(VAR10[3]), .VAR83(VAR88) );
VAR59 VAR66 ( .VAR78(VAR9), .VAR84(VAR82), .VAR31(VAR88), .VAR47(VAR14), .VAR83(VAR27[3]) );
VAR85 VAR60 ( .VAR1(VAR10[5]), .VAR56(VAR63[5]), .VAR83(VAR64) );
VAR76 VAR40 ( .VAR78(VAR63[5]), .VAR84(VAR10[5]), .VAR47(VAR64), .VAR83(VAR7) );
VAR4 VAR28 ( .VAR1(VAR88), .VAR83(VAR5) );
VAR51 VAR62 ( .VAR78(VAR63[2]), .VAR84(VAR10[2]), .VAR31(VAR5), .VAR47(VAR9), .VAR83(VAR44) );
VAR85 VAR3 ( .VAR1(VAR10[4]), .VAR56(VAR63[4]), .VAR83(VAR22) );
VAR65 VAR29 ( .VAR1(VAR10[4]), .VAR56(VAR63[4]), .VAR83(VAR81) );
VAR12 VAR17 ( .VAR1(VAR7), .VAR56(VAR38), .VAR83(VAR27[5]) );
VAR4 VAR33 ( .VAR1(VAR81), .VAR83(VAR72) );
VAR54 VAR21 ( .VAR78(VAR88), .VAR84(VAR30), .VAR47(VAR44), .VAR83(VAR69) );
VAR59 VAR52 ( .VAR78(VAR72), .VAR84(VAR69), .VAR31(VAR22), .VAR47(VAR36), .VAR83(VAR27[4]) );
VAR37 VAR74 ( .VAR1(VAR63[6]), .VAR56(VAR10[6]), .VAR83(VAR46) );
VAR76 VAR41 ( .VAR78(VAR63[6]), .VAR84(VAR10[6]), .VAR47(VAR46), .VAR83(VAR89) );
VAR76 VAR15 ( .VAR78(VAR10[5]), .VAR84(VAR63[5]), .VAR47(VAR72), .VAR83(VAR80) );
VAR32 VAR57 ( .VAR78(VAR64), .VAR84(VAR22), .VAR31(VAR49), .VAR47(VAR80), .VAR68(VAR64), .VAR83(VAR39) );
VAR12 VAR19 ( .VAR1(VAR89), .VAR56(VAR39), .VAR83(VAR27[6]) );
VAR20 VAR6 ( .VAR1(VAR10[1]), .VAR56(VAR63[1]), .VAR50(VAR75), .VAR16(VAR86), .VAR26(VAR27[1]) );
VAR20 VAR61 ( .VAR1(VAR63[2]), .VAR56(VAR10[2]), .VAR50(VAR86), .VAR16(VAR82), .VAR26(VAR27[2]) );
VAR65 VAR43 ( .VAR1(VAR63[6]), .VAR56(VAR10[6]), .VAR83(VAR34) );
VAR59 VAR42 ( .VAR78(VAR64), .VAR84(VAR80), .VAR31(VAR46), .VAR47(VAR34), .VAR83(VAR77) );
VAR20 VAR58 ( .VAR1(VAR63[7]), .VAR56(VAR10[7]), .VAR50(VAR77), .VAR16(VAR27[8]), .VAR26(VAR27[7]) );
VAR45 ("VAR8.VAR79");
endmodule | gpl-3.0 |
eda-globetrotter/MarcheProcessor | processor/syn/src/spare/build1/prog_counter.v | 1,269 | module MODULE1 (VAR2,VAR1,rst,clk);
output [0:31] VAR2;
input [0:31] VAR1;
input clk;
input rst;
reg [0:31] VAR2;
always @(posedge clk)
begin
if(rst)
begin
VAR2<=32'd0;
end
else
begin
VAR2<=VAR1+32'd4;
end
end
endmodule | mit |
monotone-RK/FACE | MCSoC-15/16-way/ise/ipcore_dir/dram/user_design/rtl/ui/mig_7series_v1_9_ui_rd_data.v | 19,522 | module MODULE1 #
(
parameter VAR57 = 100,
parameter VAR98 = 256,
parameter VAR33 = 5,
parameter VAR17 = "VAR77",
parameter VAR51 = 2 ,
parameter VAR27 = "VAR31"
)
(
VAR75, VAR89, VAR83, VAR90,
VAR69, VAR80, VAR19, VAR52,
rst, clk, VAR20, VAR87, VAR45, VAR74,
VAR60, VAR56, VAR23
);
input rst;
input clk;
output wire VAR75;
output wire [3:0] VAR89;
reg [5:0] VAR36;
reg VAR53 ;
assign VAR75 = VAR53;
wire VAR58;
wire VAR14;
reg [5:0] VAR72;
generate begin : VAR10
wire VAR40 = ~VAR53 || VAR58;
wire VAR32 =
~rst && (VAR53 || (VAR36[4:0] == 5'h1f));
always @(VAR36 or rst or VAR14
or VAR40) begin
VAR72 = VAR36;
if (rst) VAR72 = 6'b0;
end
else if (VAR40) VAR72 =
VAR36 + 6'h1 + (VAR33 == 5 ? 0 : VAR14);
end
end
endgenerate
assign VAR89 = VAR36[3:0];
input VAR20;
input [VAR33-1:0] VAR87;
input VAR45;
input VAR74;
input [VAR98-1:0] VAR60;
output reg VAR83 ;
output reg VAR90;
output reg [VAR98-1:0] VAR69;
input [3:0] VAR56;
reg [2*VAR51-1:0] VAR64 = 'b0;
output wire [2*VAR51-1:0] VAR80;
assign VAR80 = VAR64;
input VAR23;
output wire VAR19;
output wire [VAR33-1:0] VAR52;
localparam VAR43 = VAR98 + (VAR17 == "VAR77" ? 0 : 2*VAR51);
localparam VAR67 = (VAR43/6);
localparam VAR46 = VAR43 % 6;
localparam VAR34 = VAR67 + ((VAR46 == 0 ) ? 0 : 1);
localparam VAR41 = (VAR34*6);
generate
if (VAR27 == "VAR84") begin : VAR73
assign VAR58 = 1'b0;
assign VAR14 = 1'b0;
assign VAR19 = 1'b0;
reg [VAR33-1:0] VAR15;
wire [VAR33-1:0] VAR7 =
rst
? 0
: VAR15 + VAR23;
always @(posedge clk) VAR15 <=
assign VAR52 = VAR7;
if (VAR17 == "VAR77") begin : VAR9
always @(VAR60) VAR69 = VAR60;
always @(VAR20) VAR83 = VAR20;
always @(VAR74) VAR90 = VAR74;
end
else begin : VAR48
end
end
else begin : VAR25
wire VAR91 = ~VAR53 || VAR20 ;
wire [4:0] VAR85 = VAR33 == 5 ?
VAR87 :
{VAR87, VAR45};
wire [1:0] VAR13;
begin : VAR18
wire [4:0] VAR24 = VAR53
? VAR85
: VAR36[4:0];
reg [4:0] VAR63;
always @(posedge clk) VAR63 <=
wire [1:0] VAR81;
reg VAR3;
wire [1:0] VAR96 =
VAR53
? {VAR74, ~(VAR45
? VAR3
: VAR81[0])}
: 2'b0;
reg [1:0] VAR88;
always @(posedge clk) VAR88 <=
reg VAR5;
VAR78
.VAR42(64'h0000000000000000),
.VAR61(64'h0000000000000000),
.VAR55(64'h0000000000000000)
) VAR79 (
.VAR26(VAR13),
.VAR2(),
.VAR93(VAR81),
.VAR38(),
.VAR12(VAR88),
.VAR21(2'b0),
.VAR66(VAR88),
.VAR76(VAR88),
.VAR6(VAR36[4:0]),
.VAR71(5'b0),
.VAR16(VAR24),
.VAR4(VAR63),
.VAR70(VAR5),
.VAR49(clk)
);
end
wire [VAR41-1:0] VAR82;
begin : VAR54
wire [VAR41-1:0] VAR97;
if (VAR46 == 0)
if (VAR17 == "VAR77")
assign VAR97 = VAR60;
end
else
assign VAR97 = {VAR56, VAR60};
end
else
if (VAR17 == "VAR77")
assign VAR97 = {{6-VAR46{1'b0}}, VAR60};
else
assign VAR97 =
{{6-VAR46{1'b0}}, VAR56, VAR60};
reg [4:0] VAR47 ;
genvar VAR86;
for (VAR86=0; VAR86<VAR34; VAR86=VAR86+1) begin : VAR68
VAR78
.VAR42(64'h0000000000000000),
.VAR61(64'h0000000000000000),
.VAR55(64'h0000000000000000)
) VAR79 (
.VAR26(VAR82[((VAR86*6)+4)+:2]),
.VAR2(VAR82[((VAR86*6)+2)+:2]),
.VAR93(VAR82[((VAR86*6)+0)+:2]),
.VAR38(),
.VAR12(VAR97[((VAR86*6)+4)+:2]),
.VAR21(VAR97[((VAR86*6)+2)+:2]),
.VAR66(VAR97[((VAR86*6)+0)+:2]),
.VAR76(2'b0),
.VAR6(VAR47[4:0]),
.VAR71(VAR47[4:0]),
.VAR16(VAR47[4:0]),
.VAR4(VAR85),
.VAR70(VAR91),
.VAR49(clk)
);
end end
wire VAR44 = (VAR13[0] == VAR36[5]);
wire VAR39 = VAR20 && (VAR85[4:0] == VAR36[4:0]) ;
assign VAR58 =
VAR53 && (VAR39 || VAR44);
wire VAR65 = VAR39 ? VAR74 : VAR13[1];
assign VAR14 =
VAR58 && VAR65 && ~VAR36[0];
wire [VAR98-1:0] VAR29 =
VAR39
? VAR60
: VAR82[VAR98-1:0];
if (VAR17 != "VAR77") begin : VAR62
wire [3:0] VAR11 =
VAR39
? VAR56
: VAR82[VAR98+:4];
always @(posedge clk) VAR64 <=
end
reg VAR92;
wire VAR37 = VAR92 && VAR90; reg [VAR33:0] VAR22;
wire [VAR33:0] VAR59 = VAR22 - 1;
wire [VAR33:0] VAR28 = VAR22 + 1;
begin : VAR50
reg [VAR33:0] VAR95;
always @(VAR37 or VAR22 or VAR23 or rst or VAR59 or VAR28) begin
VAR95 = VAR22;
if (rst) VAR95 = 0;
end
else case ({VAR23, VAR37})
2'b01 : VAR95 = VAR59;
2'b10 : VAR95 = VAR28;
endcase end
assign VAR19 = VAR95[VAR33];
VAR35: cover property (@(posedge clk) (~rst && VAR19));
VAR94: cover property (@(posedge clk)
(~rst && VAR23 && VAR37 && (VAR22 == 'hf)));
VAR30: assert property (@(posedge clk)
(rst || !((VAR22 == 'b0) && (VAR95 == 'h1f))));
VAR1: assert property (@(posedge clk)
(rst || !((VAR22 == 'h10) && (VAR95 == 'h11))));
end
reg [VAR33-1:0] VAR15;
assign VAR52 = VAR15;
begin : VAR8
reg [VAR33-1:0] VAR7;
always @(VAR23 or VAR15 or rst) begin
VAR7 = VAR15;
if (rst) VAR7 = 0;
end
else if (VAR23) VAR7 =
VAR15 + 1;
end
always @(posedge clk) VAR15 <=
end end endgenerate
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/dlrbn/sky130_fd_sc_hs__dlrbn_2.v | 2,338 | module MODULE2 (
VAR2,
VAR7 ,
VAR4 ,
VAR3 ,
VAR6 ,
VAR5 ,
VAR8
);
input VAR2;
input VAR7 ;
input VAR4 ;
output VAR3 ;
output VAR6 ;
input VAR5 ;
input VAR8 ;
VAR9 VAR1 (
.VAR2(VAR2),
.VAR7(VAR7),
.VAR4(VAR4),
.VAR3(VAR3),
.VAR6(VAR6),
.VAR5(VAR5),
.VAR8(VAR8)
);
endmodule
module MODULE2 (
VAR2,
VAR7 ,
VAR4 ,
VAR3 ,
VAR6
);
input VAR2;
input VAR7 ;
input VAR4 ;
output VAR3 ;
output VAR6 ;
supply1 VAR5;
supply0 VAR8;
VAR9 VAR1 (
.VAR2(VAR2),
.VAR7(VAR7),
.VAR4(VAR4),
.VAR3(VAR3),
.VAR6(VAR6)
);
endmodule | apache-2.0 |
secworks/fltfpga | cpu/src/rtl/fltcpu_mem.v | 4,485 | module MODULE1(
input wire clk,
input wire VAR11,
input wire VAR8,
input wire [3 : 0] VAR10,
input wire [31 : 0] VAR3,
input wire [31 : 0] VAR9,
output wire [31 : 0] VAR12
);
localparam VAR6 = 12:
localparam VAR4 = 2**VAR6;
reg [7 : 0] VAR2 [0 : (VAR4 - 1)];
reg [7 : 0] VAR5 [0 : (VAR4 - 1)];
reg [7 : 0] VAR13 [0 : (VAR4 - 1)];
reg [7 : 0] VAR1 [0 : (VAR4 - 1)];
wire [31 : 0] VAR7;
assign VAR12 = VAR7;
always @ (posedge clk or negedge VAR11)
begin
if (!VAR11)
begin
end
else
begin
if (VAR10[0])
VAR2[VAR3[(VAR6 - 1) : 0]] <= VAR9[07 : 00];
if (VAR10[1])
VAR5[VAR3[(VAR6 - 1) : 0]] <= VAR9[15 : 08];
if (VAR10[2])
VAR13[VAR3[(VAR6 - 1) : 0]] <= VAR9[23 : 16];
if (VAR10[3])
VAR1[VAR3[(VAR6 - 1) : 0]] <= VAR9[31 : 24];
VAR7 <= {VAR1[VAR3[(VAR6 - 1) : 0]],
VAR13[VAR3[(VAR6 - 1) : 0]],
VAR5[VAR3[(VAR6 - 1) : 0]],
VAR2[VAR3[(VAR6 - 1) : 0]]};
end
end endmodule | bsd-2-clause |
takeshineshiro/fpga_linear_128 | lf.v | 10,706 | module MODULE1 (
clk,
VAR8,
VAR5,
VAR3,
VAR9,
VAR6,
VAR4,
VAR10,
VAR11,
VAR1);
input clk;
input VAR8;
input [14:0] VAR5;
input VAR3;
input VAR9;
input [1:0] VAR6;
output [30:0] VAR4;
output VAR10;
output VAR11;
output [1:0] VAR1;
VAR2 VAR7(
.clk(clk),
.VAR8(VAR8),
.VAR5(VAR5),
.VAR3(VAR3),
.VAR9(VAR9),
.VAR6(VAR6),
.VAR4(VAR4),
.VAR10(VAR10),
.VAR11(VAR11),
.VAR1(VAR1));
endmodule | mit |
tnsrb93/G1_RealTimeDCTSteganography | src/ips/stream_encoder_ip_prj/stream_encoder_ip_prj.ip_user_files/ipstatic/axi_traffic_gen_v2_0_7/hdl/src/verilog/axi_traffic_gen_v2_0_axis_fifo.v | 5,876 | module MODULE1
parameter VAR39 = 33,
parameter VAR13 = 1 ,
parameter VAR28 = 1 ,
parameter VAR30 = 14,
parameter VAR40 = 16,
parameter VAR20 = 4
) (
input VAR37 ,
input VAR32 ,
input [VAR39-1:0] VAR27 ,
input [VAR39-1:0] VAR25,
input VAR35 ,
input VAR33 ,
input VAR5 ,
input VAR23 ,
output VAR17 ,
output VAR11 ,
output VAR8 ,
output [VAR20-1:0] VAR10 ,
output [VAR39-1:0] VAR34
);
reg [VAR39-1:0] VAR1[VAR40-1:0] ;
reg [VAR39-1:0] VAR29 ;
reg [VAR20-1:0] VAR9, VAR24 ;
reg [VAR20:0] VAR14 ;
reg VAR3, VAR36, VAR12, VAR41;
wire VAR38 = VAR33 && VAR41;
wire [VAR20-1:0] VAR15 = (VAR35) ? VAR9[VAR20-1:0] + 'h1 :
VAR9[VAR20-1:0];
wire [VAR20:0] VAR26 =
(VAR35 && ~VAR38) ? VAR14[VAR20:0] + 'h1 :
(~VAR35 && VAR38) ? VAR14[VAR20:0] - 'h1 :
VAR14[VAR20:0];
wire VAR31 = (VAR14[VAR20:0] == 'h1);
wire valid = (VAR26[VAR20:0] != 'h0);
wire VAR18 = (VAR26[VAR20:0] >= VAR30) || VAR5;
wire VAR4 = ~VAR18;
wire [VAR39-1:0] VAR6 = VAR1[VAR24[VAR20-1:0]];
wire [VAR20-1:0] VAR2 = (VAR38) ? VAR24[VAR20-1:0] + 'h1 :
VAR24[VAR20-1:0];
wire [VAR39-1:0] VAR19 = (VAR31) ? VAR27[VAR39-1:0] :
VAR6[VAR39-1:0];
wire [VAR39-1:0] VAR7 = (!VAR3 && VAR35) ? VAR27[VAR39-1:0] :
(VAR38) ? VAR19[VAR39-1:0] :
VAR29[VAR39-1:0];
wire VAR22 = valid &&
((VAR41 && ~VAR38) || ~VAR23);
always @(posedge VAR37) begin
VAR9[VAR20-1:0] <= (VAR32) ? VAR15[VAR20-1:0] : 'h0;
VAR24[VAR20-1:0] <= (VAR32) ? VAR2[VAR20-1:0] : ((VAR13) ? 'h1 : 'h0);
VAR14[VAR20:0] <= (VAR32) ? VAR26[VAR20:0] : 'h0;
VAR3 <= (VAR32) ? valid : 1'b0;
VAR41 <= (VAR32) ? VAR22 : 1'b0;
VAR36 <= (VAR32) ? VAR18 : 1'b0;
VAR12 <= (VAR32) ? VAR4 : 1'b0;
VAR29[VAR39-1:0] <= (VAR32) ? VAR7[VAR39-1:0] : 'h0;
end
integer VAR16;
always @(posedge VAR37) begin
if(VAR35) begin
VAR1[VAR9[VAR20-1:0]] <= VAR27[VAR39-1:0];
end
end
wire [VAR39-1:0] VAR21 = (VAR13) ? VAR29[VAR39-1:0] :
VAR6[VAR39-1:0];
assign VAR34[VAR39-1:0] = (VAR28 && ~VAR41) ?
VAR25[VAR39-1:0] : VAR21[VAR39-1:0];
assign VAR17 = VAR41;
assign VAR11 = VAR12;
assign VAR8 = VAR14[VAR20];
assign VAR10 = VAR14[VAR20-1:0];
endmodule | gpl-3.0 |
moizumi99/brainf__k_CPU | hdl/dmem16_bb.v | 5,590 | module MODULE1 (
address,
VAR3,
VAR2,
VAR1,
VAR4);
input [11:0] address;
input VAR3;
input [15:0] VAR2;
input VAR1;
output [15:0] VAR4;
tri1 VAR3;
endmodule | unlicense |
HarmonInstruments/verilog | math/complex_mult.v | 1,320 | module MODULE1
(
input VAR3,
input VAR9,
input signed [24:0] VAR11, VAR8,
input signed [17:0] VAR17, VAR2,
output signed [47:0] VAR4, VAR15
);
VAR13 VAR1
(
.VAR3(VAR3),
.VAR9(VAR9),
.VAR7(1'b1),
.VAR6(VAR11),
.VAR12(VAR17),
.VAR10(VAR8),
.VAR5(VAR2),
.VAR16(VAR4)
);
VAR13 VAR14
(
.VAR3(VAR3),
.VAR9(VAR9),
.VAR7(1'b0),
.VAR6(VAR8),
.VAR12(VAR17),
.VAR10(VAR11),
.VAR5(VAR2),
.VAR16(VAR15)
);
begin | gpl-3.0 |
sh-chris110/chris | FPGA/uCos/system/synthesis/submodules/system_mm_interconnect_0_avalon_st_adapter_003.v | 6,164 | module MODULE1 #(
parameter VAR4 = 18,
parameter VAR19 = 0,
parameter VAR11 = 18,
parameter VAR23 = 0,
parameter VAR7 = 0,
parameter VAR8 = 0,
parameter VAR12 = 1,
parameter VAR13 = 1,
parameter VAR21 = 0,
parameter VAR1 = 18,
parameter VAR18 = 0,
parameter VAR24 = 1,
parameter VAR3 = 0,
parameter VAR15 = 1,
parameter VAR20 = 1,
parameter VAR6 = 0
) (
input wire VAR10, input wire VAR22, input wire [17:0] VAR14, input wire VAR5, output wire VAR9, output wire [17:0] VAR2, output wire VAR17, input wire VAR16, output wire [0:0] VAR25 );
generate
if (VAR4 != 18)
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin | gpl-2.0 |
neale/CS-program | 474-VLSI/Lab_ADC/ADC.v | 6,368 | module MODULE1 (
address,
VAR23,
VAR2);
input [10:0] address;
input VAR23;
output [11:0] VAR2;
tri1 VAR23;
wire [11:0] VAR47;
wire [11:0] VAR2 = VAR47[11:0];
VAR45 VAR11 (
.VAR8 (address),
.VAR15 (VAR23),
.VAR44 (VAR47),
.VAR30 (1'b0),
.VAR13 (1'b0),
.VAR5 (1'b1),
.VAR10 (1'b0),
.VAR38 (1'b0),
.VAR20 (1'b1),
.VAR28 (1'b1),
.VAR3 (1'b1),
.VAR33 (1'b1),
.VAR26 (1'b1),
.VAR52 (1'b1),
.VAR36 (1'b1),
.VAR17 ({12{1'b1}}),
.VAR21 (1'b1),
.VAR37 (),
.VAR14 (),
.VAR46 (1'b1),
.VAR4 (1'b1),
.VAR6 (1'b0),
.VAR12 (1'b0));
VAR11.VAR19 = "VAR9",
VAR11.VAR51 = "VAR40",
VAR11.VAR29 = "VAR40",
VAR11.VAR32 = "MODULE1.VAR7",
VAR11.VAR43 = "VAR24 VAR22 VAR35",
VAR11.VAR49 = "VAR16=VAR31",
VAR11.VAR42 = "VAR45",
VAR11.VAR25 = 2048,
VAR11.VAR27 = "VAR50",
VAR11.VAR18 = "VAR9",
VAR11.VAR1 = "VAR48",
VAR11.VAR39 = 11,
VAR11.VAR41 = 12,
VAR11.VAR34 = 1;
endmodule | unlicense |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/dfrtn/sky130_fd_sc_lp__dfrtn.pp.blackbox.v | 1,401 | module MODULE1 (
VAR1 ,
VAR7 ,
VAR8 ,
VAR3,
VAR6 ,
VAR4 ,
VAR2 ,
VAR5
);
output VAR1 ;
input VAR7 ;
input VAR8 ;
input VAR3;
input VAR6 ;
input VAR4 ;
input VAR2 ;
input VAR5 ;
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/dlxbp/sky130_fd_sc_hd__dlxbp.symbol.v | 1,364 | module MODULE1 (
input VAR1 ,
output VAR5 ,
output VAR6 ,
input VAR8
);
supply1 VAR2;
supply0 VAR4;
supply1 VAR3 ;
supply0 VAR7 ;
endmodule | apache-2.0 |
YuxuanLing/trunk | trunk/references/h265enc_v1.0/rtl/fetch/wrap_ref_chroma.v | 2,232 | module MODULE1 (
clk ,
VAR3 ,
VAR13 ,
VAR5 ,
VAR4 ,
VAR12 ,
VAR15 ,
VAR7
);
input [1-1:0] clk ; input [1-1:0] VAR3 ;
input [1-1:0] VAR13 ; input [6-1:0] VAR5 ; input [48*VAR18-1:0] VAR4 ;
input [1-1:0] VAR12 ; input [6-1:0] VAR15 ; output [48*VAR18-1:0] VAR7 ;
wire [6-1:0] VAR8;
assign VAR8 = (VAR13) ? VAR5 : VAR15;
VAR1 #(.VAR17(6),.VAR10(VAR18*48))
VAR9 (
.clk (clk),
.VAR14(1'b0),
.VAR11(~VAR13),
.VAR6(VAR8),
.VAR2(VAR4),
.VAR16(VAR7)
);
endmodule | gpl-3.0 |
lokisz/openzcore | pippo-riscv/rtl/verilog/imx_cbu.v | 4,700 | module MODULE1(
clk, rst,
VAR20, VAR14, VAR15, VAR19, VAR21, VAR8, VAR22, VAR4,
VAR25, VAR11, VAR13, VAR2,
VAR6, VAR9, VAR5, VAR1, VAR16,
VAR10, VAR17, VAR7, VAR24
);
parameter VAR12 = 32;
parameter VAR18 = 32;
input clk; input rst;
input [VAR18-1:0] VAR9; input [VAR12-1:0] VAR6; input VAR5; input VAR1; input [3:0] VAR16;
output VAR10; output VAR7; output [VAR12-1:0] VAR17; output [VAR18-1:0] VAR24;
input VAR25; input VAR11; input VAR13; input [VAR12-1:0] VAR2; output VAR20; output [VAR18-1:0] VAR14; output VAR15; output VAR19; output [3:0] VAR21; output [VAR12-1:0] VAR8; output [2:0] VAR22; output [1:0] VAR4;
reg VAR20;
reg [VAR18-1:0] VAR14;
reg VAR15;
reg VAR19;
reg [3:0] VAR21;
reg [VAR12-1:0] VAR8;
reg [2:0] VAR22;
reg [1:0] VAR4;
reg [VAR12-1:0] VAR17;
reg VAR10;
reg VAR7;
reg [VAR18-1:0] VAR24;
always @(posedge clk or posedge rst) begin
if (rst) begin
VAR20 <= 1'b0;
VAR15 <= 1'b0;
VAR8 <= 32'd0;
VAR14 <= 32'd0;
VAR21 <= 4'd0;
VAR19 <= 1'd0;
VAR22 <= 3'd0;
VAR4 <= 2'd0;
end
else begin
if (VAR5)
begin
VAR20 <= VAR5;
VAR15 <= VAR5;
VAR8 <= VAR6;
VAR14 <= VAR9;
VAR21 <= VAR16;
VAR19 <= VAR1;
VAR22 <= VAR23;
VAR4 <= VAR3;
end
else begin VAR20 <= 1'b0;
VAR15 <= 1'b0;
VAR8 <= 32'd0;
VAR14 <= 32'd0;
VAR21 <= 4'd0;
VAR19 <= 1'd0;
VAR22 <= 3'd0;
VAR4 <= 2'd0;
end
end
end
always @(posedge clk or posedge rst) begin
if (rst) begin
VAR10 <= 1'b0;
VAR7 <= 1'b0;
end
else begin
if (VAR5)
begin
VAR10 <= VAR25;
VAR7 <= VAR11;
end
else begin
VAR10 <= 1'b0;
VAR7 <= 1'b0;
end
end
end
always @(posedge clk or posedge rst) begin
if (rst) begin
VAR17 <= 32'd0;
end
else begin
VAR17 <= VAR2;
end
end
always @(posedge clk or posedge rst) begin
if (rst) begin
VAR24 <= 32'd0;
end
else begin
VAR24 <= VAR9;
end
end
endmodule | gpl-2.0 |
freecores/eco32 | fpga/src/dsk/ataio.v | 3,175 | module MODULE1 (clk, reset,
VAR2, VAR9, VAR13, VAR8, VAR7, VAR12,
VAR1, VAR3, VAR4, VAR10,
VAR15, VAR11, VAR14);
input clk;
input reset;
input VAR2;
input VAR9;
input [3:0] VAR13;
input [15:0] VAR8;
output reg [15:0] VAR7;
output VAR12;
inout [15:0] VAR1;
output reg [2:0] VAR3;
output reg VAR4;
output reg VAR10;
output reg VAR15;
output reg VAR11;
input VAR14;
reg [2:0] state;
reg [4:0] VAR6;
reg VAR5;
assign VAR1 = VAR5 ? VAR8 : 16'VAR16;
assign VAR12 = VAR2 & (state != 3'd5);
always @(posedge clk) begin
if (reset == 1'b1) begin
state <= 3'd0;
VAR6 <= 5'd31;
VAR5 <= 1'b0;
VAR3 <= 3'b000;
VAR4 <= 1'b1;
VAR10 <= 1'b1;
VAR15 <= 1'b1;
VAR11 <= 1'b1;
VAR7 <= 16'd0;
end else begin
if (VAR6 == 5'd0) begin
case (state)
3'd0: begin
if (VAR2 & VAR14) begin
VAR3[2:0] <= VAR13[2:0];
VAR4 <= ~VAR13[3];
VAR10 <= VAR13[3];
state <= 3'd1;
VAR6 <= 5'd3;
end
end
3'd1: begin
VAR5 <= VAR9;
VAR15 <= VAR9;
VAR11 <= ~VAR9;
state <= 3'd2;
VAR6 <= 5'd14;
end
3'd2: begin
VAR7 <= VAR1;
VAR15 <= 1'b1;
VAR11 <= 1'b1;
state <= 3'd3;
VAR6 <= 5'd1;
end
3'd3: begin
VAR5 <= 1'b0;
VAR4 <= 1'b1;
VAR10 <= 1'b1;
state <= 3'd4;
VAR6 <= 5'd7;
end
3'd4: begin
state <= 3'd5;
VAR6 <= 5'd0;
end
3'd5: begin
state <= 3'd0;
VAR6 <= 5'd0;
end
endcase
end else begin
VAR6 <= VAR6 - 1;
end
end
end
endmodule | bsd-2-clause |
YuxuanLing/trunk | trunk/references/h265enc_v1.0/rtl/tq/butterfly_4.v | 1,829 | module MODULE1(
clk,
rst,
VAR5,
VAR2,
VAR6,
VAR4,
o0,
o1,
o2,
o3
);
input clk;
input rst;
input signed [23:0] VAR5;
input signed [23:0] VAR2;
input signed [23:0] VAR6;
input signed [23:0] VAR4;
output reg signed [24:0] o0;
output reg signed [24:0] o1;
output reg signed [24:0] o2;
output reg signed [24:0] o3;
wire signed [24:0] b0;
wire signed [24:0] b1;
wire signed [24:0] VAR3;
wire signed [24:0] VAR1;
assign b0=VAR5+VAR4;
assign b1=VAR2+VAR6;
assign VAR3=VAR2-VAR6;
assign VAR1=VAR5-VAR4;
always@(posedge clk or negedge rst)
if(!rst)
begin
o0<=25'b0;
o1<=25'b0;
o2<=25'b0;
o3<=25'b0;
end
else
begin
o0<=b0;
o1<=b1;
o2<=VAR3;
o3<=VAR1;
end
endmodule | gpl-3.0 |
alexforencich/verilog-ethernet | lib/axis/rtl/axis_async_fifo.v | 27,116 | module MODULE1 #
(
parameter VAR10 = 4096,
parameter VAR18 = 8,
parameter VAR34 = (VAR18>8),
parameter VAR9 = ((VAR18+7)/8),
parameter VAR21 = 1,
parameter VAR33 = 0,
parameter VAR47 = 8,
parameter VAR41 = 0,
parameter VAR25 = 8,
parameter VAR5 = 1,
parameter VAR37 = 1,
parameter VAR16 = 1,
parameter VAR13 = 0,
parameter VAR6 = 0,
parameter VAR20 = 1'b1,
parameter VAR22 = 1'b1,
parameter VAR23 = VAR6,
parameter VAR28 = 0,
parameter VAR12 = 0
)
(
input wire VAR11,
input wire VAR35,
input wire [VAR18-1:0] VAR36,
input wire [VAR9-1:0] VAR4,
input wire VAR30,
output wire VAR29,
input wire VAR48,
input wire [VAR47-1:0] VAR44,
input wire [VAR25-1:0] VAR45,
input wire [VAR37-1:0] VAR3,
input wire VAR46,
input wire VAR43,
output wire [VAR18-1:0] VAR26,
output wire [VAR9-1:0] VAR1,
output wire VAR8,
input wire VAR17,
output wire VAR19,
output wire [VAR47-1:0] VAR7,
output wire [VAR25-1:0] VAR2,
output wire [VAR37-1:0] VAR39,
output wire VAR32,
output wire VAR42,
output wire VAR31,
output wire VAR14,
output wire VAR27,
output wire VAR15
);
parameter VAR38 = (VAR34 && VAR9 > 1) ? VAR40(VAR10/VAR9) : VAR40(VAR10);
parameter VAR24 = VAR16 < 2 ? 3 : VAR40(VAR16*2+7); | mit |
lvd2/zxevo | fpga/baseconf/trunk/z80/zclock.v | 7,450 | module MODULE1(
input wire VAR23,
input wire VAR1,
input wire VAR16,
input wire [15:0] VAR24,
input wire [ 1:0] VAR17,
input wire VAR8,
input wire VAR9,
input wire [ 2:0] VAR32,
input wire VAR26,
input wire VAR35,
input wire VAR30,
input wire VAR15,
input wire VAR10,
output reg VAR31,
output reg VAR38,
output reg VAR20,
input wire VAR18,
input wire [ 1:0] VAR21,
output reg [ 1:0] VAR25,
input wire VAR19,
input wire VAR29,
input wire VAR34 );
reg VAR39;
wire VAR42; wire VAR40;
reg [2:0] VAR22;
reg VAR6;
wire VAR5;
reg VAR14;
wire VAR33,
VAR3;
wire VAR2,
VAR41;
wire VAR36,
VAR43;
reg VAR4;
wire VAR11;
reg VAR37;
wire VAR12;
wire VAR7;
wire VAR28;
wire VAR27;
reg [2:0] VAR13;
begin
begin
begin
begin
begin | gpl-3.0 |
vipinkmenon/fpgadriver | src/hw/fpga/ipcore_dir/user_fifo.v | 13,571 | module MODULE1(
VAR52,
VAR8,
VAR251,
VAR61,
VAR201,
VAR372,
VAR250,
VAR351,
VAR333
);
input VAR52;
input VAR8;
input VAR251;
input VAR61;
output VAR201;
input [63 : 0] VAR372;
output VAR250;
input VAR351;
output [63 : 0] VAR333;
VAR399 #(
.VAR289(0),
.VAR125(0),
.VAR365(0),
.VAR159(0),
.VAR224(0),
.VAR271(0),
.VAR2(0),
.VAR258(32),
.VAR349(1),
.VAR43(1),
.VAR377(1),
.VAR316(64),
.VAR261(4),
.VAR47(1),
.VAR285(0),
.VAR384(1),
.VAR225(64),
.VAR229(4),
.VAR18(8),
.VAR70(8),
.VAR128(8),
.VAR129(4),
.VAR380(0),
.VAR138(0),
.VAR278(0),
.VAR203(10),
.VAR324("VAR373"),
.VAR81(18),
.VAR353(64),
.VAR281(32),
.VAR329(64),
.VAR300(32),
.VAR311(64),
.VAR344(2),
.VAR4("0"),
.VAR244(18),
.VAR156(0),
.VAR51(1),
.VAR172(0),
.VAR25(0),
.VAR175(0),
.VAR27(0),
.VAR216(0),
.VAR131(0),
.VAR402(0),
.VAR188("VAR161"),
.VAR335(1),
.VAR109(0),
.VAR106(0),
.VAR390(0),
.VAR249(0),
.VAR165(0),
.VAR14(0),
.VAR274(0),
.VAR194(0),
.VAR260(0),
.VAR364(1),
.VAR64(0),
.VAR347(0),
.VAR101(0),
.VAR104(0),
.VAR177(1),
.VAR400(0),
.VAR392(0),
.VAR269(0),
.VAR144(0),
.VAR323(0),
.VAR41(0),
.VAR196(0),
.VAR307(0),
.VAR92(0),
.VAR193(0),
.VAR220(0),
.VAR218(0),
.VAR396(0),
.VAR265(0),
.VAR394(1),
.VAR170(0),
.VAR15(0),
.VAR45(0),
.VAR137(0),
.VAR236(0),
.VAR74(0),
.VAR163(0),
.VAR143(1),
.VAR267(0),
.VAR132(0),
.VAR36(0),
.VAR264(0),
.VAR182(0),
.VAR314(0),
.VAR277(0),
.VAR94(0),
.VAR292(11),
.VAR239(12),
.VAR56(11),
.VAR141(12),
.VAR6(11),
.VAR268(12),
.VAR223(0),
.VAR192(1),
.VAR346(1),
.VAR297("VAR373"),
.VAR146(1),
.VAR121(0),
.VAR234(0),
.VAR189(1),
.VAR22(0),
.VAR215("4kx4"),
.VAR34(2),
.VAR308(1021),
.VAR60(13),
.VAR127(1021),
.VAR411(13),
.VAR133(1021),
.VAR204(13),
.VAR221(3),
.VAR1(0),
.VAR95(5),
.VAR319(5),
.VAR88(5),
.VAR348(5),
.VAR322(5),
.VAR416(5),
.VAR173(1022),
.VAR408(512),
.VAR118(15),
.VAR367(1023),
.VAR312(15),
.VAR415(1023),
.VAR19(15),
.VAR326(1021),
.VAR117(0),
.VAR79(1),
.VAR299(5),
.VAR237(5),
.VAR111(5),
.VAR67(5),
.VAR53(5),
.VAR301(0),
.VAR190(10),
.VAR293(1024),
.VAR213(1),
.VAR46(10),
.VAR393(0),
.VAR232(0),
.VAR391(0),
.VAR341(0),
.VAR98(0),
.VAR86(0),
.VAR197(0),
.VAR108(2),
.VAR248(0),
.VAR122(0),
.VAR252(0),
.VAR20(0),
.VAR345(1),
.VAR65(0),
.VAR359(0),
.VAR340(0),
.VAR33(0),
.VAR371(0),
.VAR383(0),
.VAR187(0),
.VAR13(0),
.VAR210(0),
.VAR241(0),
.VAR140(0),
.VAR209(0),
.VAR12(0),
.VAR166(0),
.VAR325(10),
.VAR176(1024),
.VAR115(1024),
.VAR369(16),
.VAR230(1024),
.VAR361(16),
.VAR240(1024),
.VAR59(16),
.VAR282(1),
.VAR113(10),
.VAR54(10),
.VAR304(4),
.VAR317(10),
.VAR93(4),
.VAR91(10),
.VAR208(4),
.VAR66(1),
.VAR255(0)
)
VAR76 (
.VAR99(VAR52),
.VAR418(VAR8),
.VAR87(VAR251),
.VAR78(VAR61),
.VAR134(VAR201),
.VAR183(VAR372),
.VAR42(VAR250),
.VAR17(VAR351),
.VAR226(VAR333),
.VAR211(),
.VAR168(),
.VAR50(),
.VAR184(),
.VAR366(),
.VAR9(),
.VAR227(),
.VAR404(),
.VAR142(),
.VAR35(),
.VAR77(),
.VAR147(),
.VAR398(),
.VAR343(),
.VAR270(),
.VAR217(),
.VAR262(),
.VAR375(),
.VAR72(),
.VAR305(),
.VAR338(),
.VAR279(),
.VAR350(),
.VAR69(),
.VAR294(),
.VAR291(),
.VAR164(),
.VAR90(),
.VAR5(),
.VAR403(),
.VAR38(),
.VAR37(),
.VAR414(),
.VAR231(),
.VAR24(),
.VAR145(),
.VAR123(),
.VAR376(),
.VAR310(),
.VAR105(),
.VAR119(),
.VAR149(),
.VAR275(),
.VAR114(),
.VAR243(),
.VAR167(),
.VAR401(),
.VAR354(),
.VAR110(),
.VAR23(),
.VAR96(),
.VAR284(),
.VAR63(),
.VAR169(),
.VAR413(),
.VAR68(),
.VAR186(),
.VAR89(),
.VAR103(),
.VAR71(),
.VAR331(),
.VAR409(),
.VAR313(),
.VAR362(),
.VAR214(),
.VAR357(),
.VAR126(),
.VAR334(),
.VAR410(),
.VAR342(),
.VAR202(),
.VAR332(),
.VAR318(),
.VAR406(),
.VAR290(),
.VAR374(),
.VAR302(),
.VAR336(),
.VAR185(),
.VAR112(),
.VAR360(),
.VAR412(),
.VAR245(),
.VAR405(),
.VAR303(),
.VAR222(),
.VAR352(),
.VAR116(),
.VAR389(),
.VAR238(),
.VAR97(),
.VAR48(),
.VAR206(),
.VAR73(),
.VAR363(),
.VAR124(),
.VAR10(),
.VAR16(),
.VAR44(),
.VAR339(),
.VAR242(),
.VAR295(),
.VAR296(),
.VAR181(),
.VAR82(),
.VAR397(),
.VAR83(),
.VAR378(),
.VAR306(),
.VAR171(),
.VAR148(),
.VAR388(),
.VAR328(),
.VAR253(),
.VAR247(),
.VAR205(),
.VAR286(),
.VAR273(),
.VAR263(),
.VAR160(),
.VAR254(),
.VAR381(),
.VAR62(),
.VAR387(),
.VAR259(),
.VAR151(),
.VAR200(),
.VAR130(),
.VAR330(),
.VAR379(),
.VAR55(),
.VAR320(),
.VAR257(),
.VAR358(),
.VAR256(),
.VAR75(),
.VAR158(),
.VAR152(),
.VAR135(),
.VAR337(),
.VAR100(),
.VAR287(),
.VAR40(),
.VAR235(),
.VAR31(),
.VAR26(),
.VAR283(),
.VAR39(),
.VAR276(),
.VAR57(),
.VAR386(),
.VAR195(),
.VAR80(),
.VAR395(),
.VAR321(),
.VAR154(),
.VAR32(),
.VAR155(),
.VAR233(),
.VAR315(),
.VAR162(),
.VAR356(),
.VAR30(),
.VAR58(),
.VAR212(),
.VAR7(),
.VAR11(),
.VAR49(),
.VAR180(),
.VAR191(),
.VAR102(),
.VAR219(),
.VAR107(),
.VAR120(),
.VAR385(),
.VAR228(),
.VAR139(),
.VAR29(),
.VAR157(),
.VAR198(),
.VAR174(),
.VAR280(),
.VAR298(),
.VAR288(),
.VAR178(),
.VAR28(),
.VAR150(),
.VAR207(),
.VAR272(),
.VAR368(),
.VAR85(),
.VAR246(),
.VAR136(),
.VAR21(),
.VAR153(),
.VAR179(),
.VAR417(),
.VAR370(),
.VAR382(),
.VAR407(),
.VAR327(),
.VAR266(),
.VAR309(),
.VAR355(),
.VAR84(),
.VAR199(),
.VAR3()
);
endmodule | mit |
Tsung-Wei/OpenTimer | benchmark/s349/s349.v | 13,828 | module MODULE1 (
VAR279,
VAR14,
VAR393,
VAR371,
VAR171,
VAR242,
VAR183,
VAR397,
VAR67,
VAR362,
VAR225,
VAR101,
VAR300,
VAR240,
VAR195,
VAR88,
VAR77,
VAR156,
VAR1,
VAR117,
VAR10,
VAR111);
input VAR279;
input VAR14;
input VAR393;
input VAR371;
input VAR171;
input VAR242;
input VAR183;
input VAR397;
input VAR67;
input VAR362;
input VAR225;
output VAR101;
output VAR300;
output VAR240;
output VAR195;
output VAR88;
output VAR77;
output VAR156;
output VAR1;
output VAR117;
output VAR10;
output VAR111;
wire VAR120;
wire VAR415;
wire VAR137;
wire VAR51;
wire VAR83;
wire VAR368;
wire VAR287;
wire VAR97;
wire VAR128;
wire VAR316;
wire VAR4;
wire VAR155;
wire VAR10;
wire VAR420;
wire VAR259;
wire VAR44;
wire VAR386;
wire VAR118;
wire VAR300;
wire VAR376;
wire VAR54;
wire VAR393;
wire VAR234;
wire VAR260;
wire VAR427;
wire VAR47;
wire VAR319;
wire VAR330;
wire VAR200;
wire VAR241;
wire VAR425;
wire VAR130;
wire VAR88;
wire VAR31;
wire VAR231;
wire VAR256;
wire VAR242;
wire VAR258;
wire VAR320;
wire VAR28;
wire VAR19;
wire VAR356;
wire VAR142;
wire VAR71;
wire VAR389;
wire VAR144;
wire VAR16;
wire VAR238;
wire VAR354;
wire VAR21;
wire VAR402;
wire VAR397;
wire VAR387;
wire VAR197;
wire VAR363;
wire VAR269;
wire VAR209;
wire VAR14;
wire VAR337;
wire VAR346;
wire VAR275;
wire VAR314;
wire VAR180;
wire VAR70;
wire VAR9;
wire VAR46;
wire VAR422;
wire VAR345;
wire VAR235;
wire VAR177;
wire VAR308;
wire VAR219;
wire VAR382;
wire VAR121;
wire VAR358;
wire VAR140;
wire VAR204;
wire VAR171;
wire VAR113;
wire VAR379;
wire VAR357;
wire VAR362;
wire VAR348;
wire VAR87;
wire VAR273;
wire VAR32;
wire VAR411;
wire VAR186;
wire VAR205;
wire VAR333;
wire VAR129;
wire VAR351;
wire VAR396;
wire VAR401;
wire VAR400;
wire VAR279;
wire VAR329;
wire VAR27;
wire VAR239;
wire VAR280;
wire VAR247;
wire VAR195;
wire VAR34;
wire VAR282;
wire VAR340;
wire VAR60;
wire VAR58;
wire VAR108;
wire VAR7;
wire VAR262;
wire VAR213;
wire VAR22;
wire VAR2;
wire VAR11;
wire VAR101;
wire VAR253;
wire VAR26;
wire VAR90;
wire VAR164;
wire VAR150;
wire VAR25;
wire VAR193;
wire VAR143;
wire VAR111;
wire VAR413;
wire VAR306;
wire VAR136;
wire VAR24;
wire VAR112;
wire VAR156;
wire VAR249;
wire VAR48;
wire VAR1;
wire VAR29;
wire VAR134;
wire VAR240;
wire VAR104;
wire VAR290;
wire VAR408;
wire VAR190;
wire VAR77;
wire VAR115;
wire VAR377;
wire VAR307;
wire VAR211;
wire VAR374;
wire VAR406;
wire VAR185;
wire VAR244;
wire VAR12;
wire VAR248;
wire VAR289;
wire VAR208;
wire VAR246;
wire VAR328;
wire VAR371;
wire VAR131;
wire VAR299;
wire VAR183;
wire VAR226;
wire VAR324;
wire VAR202;
wire VAR250;
wire VAR224;
wire VAR182;
wire VAR81;
wire VAR237;
wire VAR255;
wire VAR264;
wire VAR291;
wire VAR57;
wire VAR313;
wire VAR23;
wire VAR166;
wire VAR35;
wire VAR294;
wire VAR380;
wire VAR61;
wire VAR327;
wire VAR416;
wire VAR162;
wire VAR274;
wire VAR339;
wire VAR403;
wire VAR367;
wire VAR398;
wire VAR20;
wire VAR225;
wire VAR217;
wire VAR170;
wire VAR341;
wire VAR295;
wire VAR8;
wire VAR103;
wire VAR322;
wire VAR271;
wire VAR126;
wire VAR188;
wire VAR116;
wire VAR100;
wire VAR395;
wire VAR66;
wire VAR117;
wire VAR67;
wire VAR64;
VAR409 VAR309 ( .VAR110(VAR66), .VAR39(VAR129) );
VAR216 VAR36 ( .VAR68(VAR341), .VAR110(VAR136) );
VAR95 VAR92 ( .VAR424(VAR219), .VAR147(VAR322), .VAR332(VAR420), .VAR106(VAR51) );
VAR178 VAR172 ( .VAR147(VAR255), .VAR424(VAR219), .VAR332(VAR382), .VAR106(VAR280) );
VAR409 VAR392 ( .VAR110(VAR241), .VAR39(VAR253) );
VAR325 VAR109 ( .VAR68(VAR71), .VAR371(VAR406), .VAR14(VAR183) );
VAR95 VAR222 ( .VAR424(VAR219), .VAR147(VAR314), .VAR332(VAR48), .VAR106(VAR90) );
VAR409 VAR189 ( .VAR110(VAR242), .VAR39(VAR319) );
VAR227 VAR15 ( .VAR371(VAR142), .VAR68(VAR213), .VAR171(VAR197), .VAR14(VAR287) );
VAR229 VAR151 ( .VAR110(VAR140), .VAR68(VAR88) );
VAR384 VAR30 ( .VAR371(VAR31), .VAR68(VAR19), .VAR14(VAR396) );
VAR95 VAR45 ( .VAR424(VAR219), .VAR147(VAR395), .VAR332(VAR358), .VAR106(VAR368) );
VAR216 VAR366 ( .VAR110(VAR112), .VAR68(VAR400) );
VAR409 VAR385 ( .VAR110(VAR319), .VAR39(VAR166) );
VAR409 VAR265 ( .VAR110(VAR253), .VAR39(VAR211) );
VAR409 VAR62 ( .VAR110(VAR249), .VAR39(VAR264) );
VAR175 VAR146 ( .VAR68(VAR182), .VAR14(VAR136), .VAR371(VAR382) );
VAR409 VAR93 ( .VAR110(VAR97), .VAR39(VAR16) );
VAR216 VAR304 ( .VAR68(VAR275), .VAR110(VAR324) );
VAR220 VAR388 ( .VAR68(VAR235), .VAR14(VAR411), .VAR371(VAR117) );
VAR227 VAR55 ( .VAR68(VAR131), .VAR171(VAR143), .VAR371(VAR22), .VAR14(VAR300) );
VAR381 VAR251 ( .VAR68(VAR219), .VAR110(VAR362) );
VAR229 VAR201 ( .VAR68(VAR28), .VAR110(VAR357) );
VAR13 VAR370 ( .VAR68(VAR356), .VAR371(VAR117), .VAR14(VAR397) );
VAR203 VAR123 ( .VAR68(VAR379), .VAR14(VAR209), .VAR171(VAR294), .VAR371(VAR183) );
VAR229 VAR257 ( .VAR68(VAR143), .VAR110(VAR307) );
VAR216 VAR355 ( .VAR68(VAR142), .VAR110(VAR183) );
VAR409 VAR390 ( .VAR110(VAR238), .VAR39(VAR374) );
VAR227 VAR52 ( .VAR171(VAR376), .VAR68(VAR282), .VAR14(VAR31), .VAR371(VAR1) );
VAR227 VAR79 ( .VAR171(VAR113), .VAR14(VAR27), .VAR68(VAR255), .VAR371(VAR142) );
VAR175 VAR318 ( .VAR14(VAR4), .VAR68(VAR29), .VAR371(VAR396) );
VAR216 VAR50 ( .VAR68(VAR401), .VAR110(VAR320) );
VAR220 VAR383 ( .VAR68(VAR328), .VAR14(VAR9), .VAR371(VAR329) );
VAR216 VAR414 ( .VAR68(VAR363), .VAR110(VAR382) );
VAR124 VAR361 ( .VAR14(VAR103), .VAR68(VAR11), .VAR371(VAR180) );
VAR175 VAR252 ( .VAR14(VAR26), .VAR68(VAR416), .VAR371(VAR32) );
VAR409 VAR5 ( .VAR110(VAR253), .VAR39(VAR234) );
VAR409 VAR292 ( .VAR110(VAR90), .VAR39(VAR226) );
VAR216 VAR350 ( .VAR68(VAR104), .VAR110(VAR46) );
VAR216 VAR312 ( .VAR68(VAR7), .VAR110(VAR57) );
VAR216 VAR373 ( .VAR68(VAR118), .VAR110(VAR104) );
VAR41 VAR176 ( .VAR68(VAR61), .VAR110(VAR209), .VAR65(VAR337) );
VAR43 VAR138 ( .VAR63(VAR290), .VAR39(VAR21), .VAR110(VAR403), .VAR65(VAR411) );
VAR232 VAR49 ( .VAR110(VAR103), .VAR39(VAR156) );
VAR409 VAR278 ( .VAR110(VAR327), .VAR39(VAR308) );
VAR220 VAR338 ( .VAR371(VAR112), .VAR68(VAR113), .VAR14(VAR185) );
VAR95 VAR343 ( .VAR424(VAR219), .VAR147(VAR273), .VAR332(VAR180), .VAR106(VAR374) );
VAR220 VAR423 ( .VAR371(VAR103), .VAR68(VAR427), .VAR14(VAR271) );
VAR220 VAR349 ( .VAR68(VAR403), .VAR14(VAR186), .VAR371(VAR291) );
VAR409 VAR245 ( .VAR110(VAR87), .VAR39(VAR398) );
VAR229 VAR228 ( .VAR68(VAR351), .VAR110(VAR300) );
VAR175 VAR268 ( .VAR14(VAR190), .VAR371(VAR182), .VAR68(VAR4) );
VAR409 VAR141 ( .VAR110(VAR333), .VAR39(VAR97) );
VAR409 VAR326 ( .VAR110(VAR34), .VAR39(VAR299) );
VAR409 VAR317 ( .VAR110(VAR224), .VAR39(VAR313) );
VAR384 VAR399 ( .VAR68(VAR9), .VAR371(VAR117), .VAR14(VAR279) );
VAR409 VAR285 ( .VAR110(VAR339), .VAR39(VAR90) );
VAR216 VAR6 ( .VAR68(VAR411), .VAR110(VAR54) );
VAR220 VAR296 ( .VAR68(VAR32), .VAR14(VAR275), .VAR371(VAR427) );
VAR409 VAR272 ( .VAR110(VAR200), .VAR39(VAR408) );
VAR216 VAR53 ( .VAR68(VAR46), .VAR110(VAR116) );
VAR409 VAR168 ( .VAR110(VAR16), .VAR39(VAR87) );
VAR229 VAR94 ( .VAR110(VAR112), .VAR68(VAR425) );
VAR43 VAR157 ( .VAR63(VAR150), .VAR39(VAR164), .VAR65(VAR271), .VAR110(VAR171) );
VAR216 VAR82 ( .VAR68(VAR204), .VAR110(VAR156) );
VAR220 VAR353 ( .VAR68(VAR126), .VAR14(VAR337), .VAR371(VAR118) );
VAR409 VAR199 ( .VAR110(VAR264), .VAR39(VAR346) );
VAR220 VAR196 ( .VAR68(VAR20), .VAR14(VAR246), .VAR371(VAR235) );
VAR409 VAR284 ( .VAR110(VAR24), .VAR39(VAR120) );
VAR409 VAR321 ( .VAR110(VAR380), .VAR39(VAR413) );
VAR95 VAR334 ( .VAR332(VAR103), .VAR424(VAR219), .VAR147(VAR162), .VAR106(VAR128) );
VAR227 VAR132 ( .VAR371(VAR64), .VAR68(VAR27), .VAR171(VAR415), .VAR14(VAR108) );
VAR409 VAR212 ( .VAR110(VAR264), .VAR39(VAR2) );
VAR229 VAR426 ( .VAR110(VAR411), .VAR68(VAR195) );
VAR220 VAR75 ( .VAR68(VAR402), .VAR371(VAR29), .VAR14(VAR19) );
VAR229 VAR192 ( .VAR110(VAR190), .VAR68(VAR31) );
VAR220 VAR286 ( .VAR14(VAR400), .VAR68(VAR386), .VAR371(VAR416) );
VAR409 VAR391 ( .VAR110(VAR166), .VAR39(VAR115) );
VAR95 VAR233 ( .VAR424(VAR219), .VAR147(VAR379), .VAR332(VAR116), .VAR106(VAR413) );
VAR43 VAR163 ( .VAR63(VAR150), .VAR39(VAR260), .VAR65(VAR35), .VAR110(VAR14) );
VAR409 VAR270 ( .VAR110(VAR250), .VAR39(VAR60) );
VAR95 VAR288 ( .VAR424(VAR219), .VAR147(VAR71), .VAR332(VAR57), .VAR106(VAR398) );
VAR216 VAR152 ( .VAR110(VAR208), .VAR68(VAR300) );
VAR175 VAR89 ( .VAR14(VAR11), .VAR68(VAR307), .VAR371(VAR340) );
VAR409 VAR33 ( .VAR110(VAR289), .VAR39(VAR239) );
VAR254 VAR73 ( .VAR68(VAR248), .VAR371(VAR7), .VAR171(VAR46), .VAR14(VAR358) );
VAR325 VAR125 ( .VAR68(VAR294), .VAR371(VAR248), .VAR14(VAR231) );
VAR409 VAR187 ( .VAR110(VAR129), .VAR39(VAR330) );
VAR409 VAR412 ( .VAR110(VAR83), .VAR39(VAR188) );
VAR325 VAR40 ( .VAR14(VAR259), .VAR68(VAR367), .VAR371(VAR143) );
VAR409 VAR301 ( .VAR110(VAR60), .VAR39(VAR83) );
VAR229 VAR215 ( .VAR110(VAR29), .VAR68(VAR237) );
VAR175 VAR276 ( .VAR68(VAR112), .VAR371(VAR150), .VAR14(VAR248) );
VAR227 VAR369 ( .VAR68(VAR258), .VAR371(VAR142), .VAR171(VAR386), .VAR14(VAR247) );
VAR95 VAR91 ( .VAR424(VAR219), .VAR147(VAR100), .VAR332(VAR387), .VAR106(VAR188) );
VAR409 VAR105 ( .VAR110(VAR249), .VAR39(VAR241) );
VAR409 VAR119 ( .VAR110(VAR242), .VAR39(VAR200) );
VAR220 VAR263 ( .VAR14(VAR112), .VAR68(VAR170), .VAR371(VAR328) );
VAR229 VAR207 ( .VAR110(VAR275), .VAR68(VAR101) );
VAR43 VAR243 ( .VAR63(VAR144), .VAR39(VAR314), .VAR65(VAR389), .VAR110(VAR121) );
VAR220 VAR76 ( .VAR371(VAR112), .VAR68(VAR155), .VAR14(VAR316) );
VAR175 VAR417 ( .VAR68(VAR396), .VAR14(VAR341), .VAR371(VAR363) );
VAR216 VAR293 ( .VAR110(VAR248), .VAR68(VAR117) );
VAR220 VAR359 ( .VAR68(VAR291), .VAR14(VAR140), .VAR371(VAR117) );
VAR43 VAR154 ( .VAR63(VAR150), .VAR39(VAR322), .VAR65(VAR23), .VAR110(VAR371) );
VAR220 VAR114 ( .VAR68(VAR295), .VAR14(VAR12), .VAR371(VAR117) );
VAR216 VAR148 ( .VAR68(VAR35), .VAR110(VAR306) );
VAR95 VAR99 ( .VAR424(VAR219), .VAR147(VAR213), .VAR332(VAR81), .VAR106(VAR2) );
VAR175 VAR267 ( .VAR14(VAR103), .VAR68(VAR377), .VAR371(VAR23) );
VAR216 VAR236 ( .VAR68(VAR22), .VAR110(VAR401) );
VAR229 VAR86 ( .VAR68(VAR271), .VAR110(VAR193) );
VAR409 VAR344 ( .VAR110(VAR299), .VAR39(VAR224) );
VAR175 VAR365 ( .VAR68(VAR259), .VAR14(VAR401), .VAR371(VAR208) );
VAR227 VAR107 ( .VAR371(VAR425), .VAR171(VAR282), .VAR14(VAR402), .VAR68(VAR197) );
VAR409 VAR214 ( .VAR110(VAR408), .VAR39(VAR66) );
VAR175 VAR102 ( .VAR68(VAR44), .VAR371(VAR307), .VAR14(VAR137) );
VAR325 VAR173 ( .VAR68(VAR209), .VAR14(VAR25), .VAR371(VAR117) );
VAR220 VAR331 ( .VAR371(VAR112), .VAR68(VAR287), .VAR14(VAR351) );
VAR43 VAR167 ( .VAR63(VAR150), .VAR39(VAR100), .VAR65(VAR340), .VAR110(VAR67) );
VAR227 VAR153 ( .VAR371(VAR400), .VAR68(VAR47), .VAR171(VAR58), .VAR14(VAR131) );
VAR216 VAR158 ( .VAR68(VAR217), .VAR110(VAR32) );
VAR220 VAR198 ( .VAR68(VAR389), .VAR371(VAR307), .VAR14(VAR262) );
VAR409 VAR145 ( .VAR110(VAR177), .VAR39(VAR289) );
VAR409 VAR42 ( .VAR110(VAR226), .VAR39(VAR177) );
VAR216 VAR59 ( .VAR68(VAR25), .VAR110(VAR118) );
VAR409 VAR347 ( .VAR110(VAR211), .VAR39(VAR280) );
VAR95 VAR135 ( .VAR424(VAR219), .VAR147(VAR164), .VAR332(VAR193), .VAR106(VAR274) );
VAR227 VAR297 ( .VAR68(VAR150), .VAR371(VAR104), .VAR171(VAR57), .VAR14(VAR358) );
VAR325 VAR210 ( .VAR68(VAR395), .VAR371(VAR61), .VAR14(VAR183) );
VAR216 VAR311 ( .VAR68(VAR208), .VAR110(VAR81) );
VAR13 VAR323 ( .VAR68(VAR246), .VAR371(VAR117), .VAR14(VAR225) );
VAR409 VAR352 ( .VAR110(VAR308), .VAR39(VAR339) );
VAR325 VAR375 ( .VAR371(VAR126), .VAR14(VAR130), .VAR68(VAR77) );
VAR229 VAR165 ( .VAR110(VAR12), .VAR68(VAR10) );
VAR409 VAR277 ( .VAR110(VAR289), .VAR39(VAR368) );
VAR220 VAR418 ( .VAR68(VAR262), .VAR14(VAR316), .VAR371(VAR244) );
VAR95 VAR281 ( .VAR424(VAR219), .VAR147(VAR258), .VAR332(VAR324), .VAR106(VAR97) );
VAR175 VAR410 ( .VAR371(VAR8), .VAR68(VAR108), .VAR14(VAR416) );
VAR95 VAR407 ( .VAR424(VAR219), .VAR147(VAR21), .VAR332(VAR134), .VAR106(VAR354) );
VAR216 VAR298 ( .VAR110(VAR7), .VAR68(VAR130) );
VAR95 VAR315 ( .VAR424(VAR219), .VAR147(VAR202), .VAR332(VAR54), .VAR106(VAR70) );
VAR409 VAR80 ( .VAR110(VAR408), .VAR39(VAR128) );
VAR409 VAR421 ( .VAR110(VAR346), .VAR39(VAR24) );
VAR409 VAR74 ( .VAR110(VAR249), .VAR39(VAR238) );
VAR220 VAR360 ( .VAR371(VAR112), .VAR68(VAR247), .VAR14(VAR275) );
VAR175 VAR3 ( .VAR371(VAR259), .VAR14(VAR44), .VAR68(VAR190) );
VAR409 VAR194 ( .VAR110(VAR330), .VAR39(VAR333) );
VAR216 VAR159 ( .VAR68(VAR140), .VAR110(VAR134) );
VAR220 VAR364 ( .VAR371(VAR64), .VAR68(VAR256), .VAR14(VAR140) );
VAR220 VAR206 ( .VAR14(VAR204), .VAR68(VAR329), .VAR371(VAR117) );
VAR216 VAR161 ( .VAR68(VAR337), .VAR110(VAR358) );
VAR216 VAR169 ( .VAR68(VAR136), .VAR110(VAR377) );
VAR41 VAR223 ( .VAR68(VAR406), .VAR110(VAR348), .VAR65(VAR7) );
VAR409 VAR419 ( .VAR110(VAR374), .VAR39(VAR269) );
VAR325 VAR261 ( .VAR68(VAR348), .VAR14(VAR126), .VAR371(VAR117) );
VAR13 VAR230 ( .VAR68(VAR186), .VAR371(VAR117), .VAR14(VAR393) );
VAR220 VAR37 ( .VAR68(VAR8), .VAR371(VAR29), .VAR14(VAR217) );
VAR409 VAR133 ( .VAR110(VAR120), .VAR39(VAR205) );
VAR216 VAR184 ( .VAR68(VAR316), .VAR110(VAR180) );
VAR175 VAR378 ( .VAR371(VAR103), .VAR68(VAR422), .VAR14(VAR35) );
VAR229 VAR302 ( .VAR110(VAR316), .VAR68(VAR111) );
VAR220 VAR85 ( .VAR68(VAR415), .VAR371(VAR237), .VAR14(VAR357) );
VAR229 VAR160 ( .VAR68(VAR231), .VAR110(VAR25) );
VAR216 VAR404 ( .VAR68(VAR320), .VAR110(VAR422) );
VAR409 VAR72 ( .VAR110(VAR239), .VAR39(VAR51) );
VAR220 VAR305 ( .VAR68(VAR162), .VAR371(VAR170), .VAR14(VAR256) );
VAR384 VAR372 ( .VAR371(VAR31), .VAR68(VAR58), .VAR14(VAR367) );
VAR409 VAR336 ( .VAR110(VAR269), .VAR39(VAR250) );
VAR409 VAR174 ( .VAR110(VAR115), .VAR39(VAR380) );
VAR220 VAR17 ( .VAR68(VAR137), .VAR14(VAR320), .VAR371(VAR81) );
VAR229 VAR149 ( .VAR68(VAR376), .VAR110(VAR341) );
VAR409 VAR218 ( .VAR110(VAR249), .VAR39(VAR327) );
VAR325 VAR266 ( .VAR68(VAR357), .VAR14(VAR275), .VAR371(VAR427) );
VAR229 VAR18 ( .VAR68(VAR240), .VAR110(VAR77) );
VAR98 VAR127 ( .VAR110(VAR112), .VAR68(VAR290) );
VAR409 VAR405 ( .VAR110(VAR313), .VAR39(VAR345) );
VAR409 VAR221 ( .VAR110(VAR224), .VAR39(VAR70) );
VAR229 VAR122 ( .VAR68(VAR185), .VAR110(VAR1) );
VAR409 VAR191 ( .VAR110(VAR234), .VAR39(VAR34) );
VAR216 VAR342 ( .VAR68(VAR340), .VAR110(VAR387) );
VAR220 VAR181 ( .VAR68(VAR121), .VAR14(VAR356), .VAR371(VAR295) );
VAR216 VAR56 ( .VAR68(VAR12), .VAR110(VAR48) );
VAR229 VAR78 ( .VAR68(VAR23), .VAR110(VAR420) );
VAR229 VAR179 ( .VAR110(VAR112), .VAR68(VAR64) );
VAR409 VAR96 ( .VAR110(VAR345), .VAR39(VAR274) );
VAR409 VAR69 ( .VAR110(VAR200), .VAR39(VAR249) );
VAR220 VAR303 ( .VAR371(VAR103), .VAR68(VAR244), .VAR14(VAR340) );
VAR175 VAR394 ( .VAR371(VAR28), .VAR68(VAR26), .VAR14(VAR29) );
VAR95 VAR139 ( .VAR424(VAR219), .VAR147(VAR260), .VAR332(VAR306), .VAR106(VAR205) );
VAR43 VAR38 ( .VAR63(VAR290), .VAR39(VAR202), .VAR110(VAR20), .VAR65(VAR12) );
VAR227 VAR84 ( .VAR371(VAR142), .VAR68(VAR273), .VAR171(VAR47), .VAR14(VAR155) );
VAR409 VAR283 ( .VAR110(VAR128), .VAR39(VAR354) );
VAR216 VAR335 ( .VAR110(VAR112), .VAR68(VAR144) );
VAR216 VAR310 ( .VAR110(VAR363), .VAR68(VAR1) );
endmodule | gpl-3.0 |
sittner/lcnc-mdsio | vhdl/source/can/can_btl.v | 13,968 | module MODULE1
(
clk,
rst,
VAR9,
VAR21,
VAR31,
VAR26,
VAR17,
VAR2,
VAR39,
VAR3,
VAR30,
VAR15,
VAR18,
VAR40,
VAR28,
VAR24,
VAR16,
VAR35,
VAR10,
VAR12,
VAR7,
VAR23,
VAR8,
VAR32,
VAR29
);
parameter VAR5 = 1;
input clk;
input rst;
input VAR9;
input VAR21;
input [5:0] VAR31;
input [1:0] VAR26;
input [3:0] VAR17;
input [2:0] VAR2;
input VAR39;
input VAR28;
input VAR24;
input VAR16;
input VAR35;
input VAR10;
input VAR12;
input VAR7;
input VAR23;
input VAR8;
input VAR32;
input VAR29;
output VAR3;
output VAR30;
output VAR15;
output VAR18;
output VAR40;
reg [6:0] VAR6;
reg VAR37;
reg VAR41;
reg VAR27;
reg VAR38;
reg VAR30;
reg VAR15;
reg [4:0] VAR20;
reg [3:0] delay;
reg sync;
reg VAR13;
reg VAR19;
reg VAR4;
reg VAR3;
reg [1:0] VAR34;
reg VAR18;
reg VAR1;
wire VAR14;
wire VAR11;
wire VAR25;
wire [7:0] VAR22;
wire VAR36;
wire VAR33;
assign VAR22 = (VAR31 + 1'b1)<<1; assign VAR40 = (VAR28 | VAR24) & (~VAR9) & VAR30 & (~VAR38); assign VAR33 = (~VAR28) & (~VAR24) & (~VAR9) & VAR30 & (~VAR27);
always @ (posedge clk or posedge rst)
begin
if (rst)
VAR6 <= 7'h0;
end
else if (VAR6 >= (VAR22-1'b1))
VAR6 <=#VAR5 7'h0;
else
VAR6 <=#VAR5 VAR6 + 1'b1;
end
always @ (posedge clk or posedge rst)
begin
if (rst)
VAR37 <= 1'b0;
end
else if ({1'b0, VAR6} == (VAR22-1'b1))
VAR37 <=#VAR5 1'b1;
else
VAR37 <=#VAR5 1'b0;
end
always @ (posedge clk or posedge rst)
begin
if (rst)
VAR41 <= 1'b0;
end
else
VAR41 <=#VAR5 VAR37;
end
assign VAR14 = VAR41 & VAR19 & (VAR20[2:0] == VAR2) & (~VAR40) & (~VAR33);
assign VAR11 = VAR41 & (sync | VAR40 | (VAR33 & VAR19 & VAR36) | (VAR4 & VAR36));
assign VAR25 = VAR41 & (VAR13 & (~VAR40) & (VAR20 == (VAR17 + delay)));
always @ (posedge clk or posedge rst)
begin
if (rst)
VAR18 <= 1'b0;
end
else
VAR18 <=#VAR5 ~VAR18 & VAR19 & ( VAR37 & (VAR20[2:0] == VAR2)
| (VAR37 | VAR41) & (VAR33 | VAR40)
); end
always @ (posedge clk or posedge rst)
begin
if (rst)
VAR4 <= 1'b0;
end
else if (VAR33 & VAR19 & (~VAR36))
VAR4 <=#VAR5 1'b1;
else if (VAR11)
VAR4 <= 1'b0;
end
always @ (posedge clk or posedge rst)
begin
if (rst)
sync <= 1'b0;
end
else if (VAR41)
sync <=#VAR5 VAR14;
end
always @ (posedge clk or posedge rst)
begin
if (rst)
VAR13 <= 1'b1;
end
else if (VAR11)
VAR13 <=#VAR5 1'b1;
else if (VAR25)
VAR13 <=#VAR5 1'b0;
end
always @ (posedge clk or posedge rst)
begin
if (rst)
VAR19 <= 1'b0;
end
else if (VAR25)
VAR19 <=#VAR5 1'b1;
else if (VAR14 | VAR11)
VAR19 <=#VAR5 1'b0;
end
always @ (posedge clk or posedge rst)
begin
if (rst)
VAR20 <= 5'h0;
end
else if (VAR14 | VAR11 | VAR25)
VAR20 <=#VAR5 5'h0;
else if (VAR41)
VAR20 <=#VAR5 VAR20 + 1'b1;
end
always @ (posedge clk or posedge rst)
begin
if (rst)
delay <= 4'h0;
end
else if (VAR33 & VAR13 & (~VAR16 | VAR16 & (VAR1 | (VAR21 & (~VAR9))))) delay <=#VAR5 (VAR20 > {3'h0, VAR26})? ({2'h0, VAR26} + 1'b1) : (VAR20 + 1'b1);
else if (VAR14 | VAR11)
delay <=#VAR5 4'h0;
end
assign VAR36 = ((VAR2 - VAR20[2:0]) < ( VAR26 + 1'b1));
always @ (posedge clk or posedge rst)
begin
if (rst)
VAR34 <= 2'b11;
end
else if (VAR41)
VAR34 <= {VAR34[0], VAR9};
end
always @ (posedge clk or posedge rst)
begin
if (rst)
begin
VAR30 <= 1'b1;
VAR15 <= 1'b1;
VAR3 <= 1'b0;
end
else if (VAR23)
begin
VAR15 <=#VAR5 VAR30;
VAR3 <=#VAR5 1'b0;
end
else if (VAR41 & (~VAR40))
begin
if (VAR13 & (VAR20 == (VAR17 + delay)))
begin
VAR3 <=#VAR5 1'b1;
VAR15 <=#VAR5 VAR30;
if (VAR39)
VAR30 <=#VAR5 (VAR34[0] & VAR34[1]) | ( VAR34[0] & VAR9) | (VAR34[1] & VAR9);
end
else
VAR30 <=#VAR5 VAR9;
end
end
else
VAR3 <=#VAR5 1'b0;
end
always @ (posedge clk or posedge rst)
begin
if (rst)
VAR1 <= 1'b0;
end
else if (VAR7 | (VAR23 & (~VAR29)) | VAR8 | VAR32)
VAR1 <=#VAR5 1'b0;
else if (VAR23 & VAR29)
VAR1 <=#VAR5 1'b1;
else if (VAR3)
VAR1 <=#VAR5 VAR12;
end
always @ (posedge clk or posedge rst)
begin
if (rst)
VAR27 <=#VAR5 1'b1;
end
else if (VAR41)
begin
if (VAR33)
VAR27 <=#VAR5 1'b1;
end
else if (VAR25)
VAR27 <=#VAR5 1'b0;
end
end
always @ (posedge clk or posedge rst)
begin
if (rst)
VAR38 <=#VAR5 1'b0;
end
else if (VAR40 & VAR41 | (VAR16 & VAR35 | VAR8) & VAR18 & (~VAR12))
VAR38 <=#VAR5 1'b1;
else if (VAR10 | (VAR28 | VAR24) & VAR3 & VAR30) VAR38 <=#VAR5 1'b0;
end
endmodule | gpl-3.0 |
Darkin47/Zynq-TX-UTT | Vivado/Hist_Stretch/Hist_Stretch.ip_user_files/ipstatic/axi_protocol_converter_v2_1/hdl/verilog/axi_protocol_converter_v2_1_w_axi3_conv.v | 10,418 | module MODULE1 #
(
parameter VAR3 = "none",
parameter integer VAR24 = 1,
parameter integer VAR40 = 32,
parameter integer VAR2 = 32,
parameter integer VAR12 = 0,
parameter integer VAR11 = 1,
parameter integer VAR6 = 1,
parameter integer VAR31 = 1
)
(
input wire VAR36,
input wire VAR39,
input wire VAR43,
input wire [VAR24-1:0] VAR16,
input wire [4-1:0] VAR37,
output wire VAR25,
input wire [VAR2-1:0] VAR44,
input wire [VAR2/8-1:0] VAR17,
input wire VAR14,
input wire [VAR11-1:0] VAR7,
input wire VAR5,
output wire VAR32,
output wire [VAR24-1:0] VAR19,
output wire [VAR2-1:0] VAR41,
output wire [VAR2/8-1:0] VAR13,
output wire VAR22,
output wire [VAR11-1:0] VAR18,
output wire VAR27,
input wire VAR1
);
reg VAR38;
reg [8-1:0] VAR9;
reg [8-1:0] VAR20;
wire [8-1:0] VAR23;
wire VAR29;
wire VAR33;
wire VAR15;
wire VAR34;
wire VAR30;
wire VAR35;
wire [VAR24-1:0] VAR10;
wire [VAR2-1:0] VAR42;
wire [VAR2/8-1:0] VAR21;
wire VAR4;
wire [VAR11-1:0] VAR8;
wire VAR28;
wire VAR26;
assign VAR35 = VAR5 & VAR43 & ~VAR30;
assign VAR32 = VAR35;
assign VAR28 = VAR5 & VAR43;
assign VAR34 = VAR28 & VAR26;
assign VAR15 = VAR43 & VAR34 & VAR33;
assign VAR25 = VAR15;
assign VAR30 = VAR28 & ~VAR26;
always @ *
begin
if ( VAR38 )
VAR20 = VAR37;
end
else
VAR20 = VAR9;
end
assign VAR23 = VAR20 - 1'b1;
always @ (posedge VAR36) begin
if (VAR39) begin
VAR38 <= 1'b1;
VAR9 <= 4'b0;
end else begin
if ( VAR34 ) begin
if ( VAR4 ) begin
VAR38 <= 1'b1;
end else begin
VAR38 <= 1'b0;
end
VAR9 <= VAR23;
end
end
end
assign VAR29 = ( VAR20 == 4'b0 );
assign VAR33 = ( VAR29 ) |
( VAR31 == 0 );
assign VAR8 = ( VAR12 ) ? VAR7 : {VAR11{1'b0}};
assign VAR42 = VAR44;
assign VAR21 = VAR17;
assign VAR10 = VAR16;
assign VAR4 = VAR33;
assign VAR19 = VAR10;
assign VAR41 = VAR42;
assign VAR13 = VAR21;
assign VAR22 = VAR4;
assign VAR18 = VAR8;
assign VAR27 = VAR28;
assign VAR26 = VAR1;
endmodule | gpl-3.0 |
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu9t5v0 | cells/latq/gf180mcu_fd_sc_mcu9t5v0__latq_4.behavioral.pp.v | 1,784 | module MODULE1( VAR7, VAR5, VAR3, VAR1, VAR6 );
input VAR5, VAR7;
inout VAR1, VAR6;
output VAR3;
reg VAR9;
VAR13 VAR12(.VAR7(VAR7),.VAR5(VAR5),.VAR3(VAR3),.VAR1(VAR1),.VAR6(VAR6),.VAR9(VAR9));
VAR13 VAR4(.VAR7(VAR7),.VAR5(VAR5),.VAR3(VAR3),.VAR1(VAR1),.VAR6(VAR6),.VAR9(VAR9));
not VAR8(VAR2,VAR5);
buf VAR11(VAR10,VAR5); | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/dlygate4sd2/sky130_fd_sc_hd__dlygate4sd2.behavioral.v | 1,405 | module MODULE1 (
VAR8,
VAR1
);
output VAR8;
input VAR1;
supply1 VAR6;
supply0 VAR2;
supply1 VAR9 ;
supply0 VAR7 ;
wire VAR3;
buf VAR4 (VAR3, VAR1 );
buf VAR5 (VAR8 , VAR3 );
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/nand4bb/sky130_fd_sc_hdll__nand4bb_1.v | 2,350 | module MODULE1 (
VAR2 ,
VAR1 ,
VAR4 ,
VAR10 ,
VAR11 ,
VAR3,
VAR8,
VAR6 ,
VAR7
);
output VAR2 ;
input VAR1 ;
input VAR4 ;
input VAR10 ;
input VAR11 ;
input VAR3;
input VAR8;
input VAR6 ;
input VAR7 ;
VAR5 VAR9 (
.VAR2(VAR2),
.VAR1(VAR1),
.VAR4(VAR4),
.VAR10(VAR10),
.VAR11(VAR11),
.VAR3(VAR3),
.VAR8(VAR8),
.VAR6(VAR6),
.VAR7(VAR7)
);
endmodule
module MODULE1 (
VAR2 ,
VAR1,
VAR4,
VAR10 ,
VAR11
);
output VAR2 ;
input VAR1;
input VAR4;
input VAR10 ;
input VAR11 ;
supply1 VAR3;
supply0 VAR8;
supply1 VAR6 ;
supply0 VAR7 ;
VAR5 VAR9 (
.VAR2(VAR2),
.VAR1(VAR1),
.VAR4(VAR4),
.VAR10(VAR10),
.VAR11(VAR11)
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/nand3/sky130_fd_sc_lp__nand3.behavioral.v | 1,387 | module MODULE1 (
VAR11,
VAR4,
VAR1,
VAR5
);
output VAR11;
input VAR4;
input VAR1;
input VAR5;
supply1 VAR10;
supply0 VAR8;
supply1 VAR7 ;
supply0 VAR2 ;
wire VAR3;
nand VAR6 (VAR3, VAR1, VAR4, VAR5 );
buf VAR9 (VAR11 , VAR3 );
endmodule | apache-2.0 |
plindstroem/oh | elink/hdl/erx_arbiter.v | 3,953 | module MODULE1 (
VAR15, VAR18, VAR24, VAR23, VAR1,
VAR26, VAR9, VAR10, VAR27, VAR11,
VAR25, VAR19, VAR4, VAR28, VAR16,
VAR20, VAR7, VAR21, timeout, VAR18,
VAR15, VAR13
);
parameter VAR17 = 32;
parameter VAR22 = 32;
parameter VAR2 = 104;
parameter VAR5 = 12'h800; parameter VAR12 = 6;
input VAR25;
input [VAR2-1:0] VAR19;
output VAR15; output VAR18;
input VAR4;
input [VAR2-1:0] VAR28;
input VAR16;
input [VAR2-1:0] VAR20;
output VAR24;
input VAR7;
input [VAR2-1:0] VAR21;
output VAR23;
input timeout;
output VAR1;
output [VAR2-1:0] VAR26;
input VAR18;
output VAR9;
output [VAR2-1:0] VAR10;
input VAR15;
output VAR27;
output [VAR2-1:0] VAR11;
input VAR13;
wire VAR6;
wire VAR8;
wire [11:0] VAR3;
assign VAR3[11:0] = VAR5;
assign VAR27 = VAR25 |
VAR7;
assign VAR11[VAR2-1:0] = VAR25 ? VAR19[VAR2-1:0] :
VAR21[VAR2-1:0];
assign VAR23 = VAR25;
assign VAR6 = VAR28[1];
assign VAR1 = VAR4 & VAR6;
assign VAR26[VAR2-1:0] = VAR28[VAR2-1:0];
assign VAR8 = VAR4 & ~VAR6;
assign VAR9 = VAR8 | VAR16;
assign VAR10[VAR2-1:0] = VAR8 ? VAR28[VAR2-1:0] :
VAR20[VAR2-1:0];
assign VAR15 = VAR15;
assign VAR18 = VAR18 | VAR13;
assign VAR24 = VAR15 | VAR8;
assign VAR14 = VAR18 | VAR13;
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/sdlclkp/sky130_fd_sc_hdll__sdlclkp.blackbox.v | 1,305 | module MODULE1 (
VAR7,
VAR3 ,
VAR1,
VAR4
);
output VAR7;
input VAR3 ;
input VAR1;
input VAR4 ;
supply1 VAR6;
supply0 VAR5;
supply1 VAR2 ;
supply0 VAR8 ;
endmodule | apache-2.0 |
alexforencich/xfcp | lib/eth/rtl/eth_phy_10g_rx_ber_mon.v | 3,228 | module MODULE1 #
(
parameter VAR3 = 2,
parameter VAR1 = 125000/6.4
)
(
input wire clk,
input wire rst,
input wire [VAR3-1:0] VAR2,
output wire VAR4
); | mit |
SI-RISCV/e200_opensource | rtl/e203/perips/sirv_otp_top.v | 2,628 | module MODULE1(
input clk,
input VAR3,
input VAR4,
output VAR17,
input [32-1:0] VAR15,
input VAR5,
input [32-1:0] VAR9,
output VAR2,
input VAR8,
output [32-1:0] VAR1,
input VAR6,
output VAR13,
input [32-1:0] VAR12,
input VAR11,
input [32-1:0] VAR16,
output VAR10,
input VAR7,
output [32-1:0] VAR14
);
assign VAR17 = 1'b0;
assign VAR2 = 1'b0;
assign VAR1 = 32'b0;
assign VAR13 = 1'b0;
assign VAR10 = 1'b0;
assign VAR14 = 32'b0;
endmodule | apache-2.0 |
impedimentToProgress/ProbableCause | ddr2/cores/arbiter/arbiter_dbus.v | 11,522 | module MODULE1
(
VAR1,
VAR70,
VAR23,
VAR67,
VAR6,
VAR72,
VAR13,
VAR34,
VAR109,
VAR107,
VAR65,
VAR5,
VAR94,
VAR58,
VAR42,
VAR68,
VAR60,
VAR71,
VAR54,
VAR8,
VAR44,
VAR9,
VAR25,
VAR36,
VAR50,
VAR101,
VAR106,
VAR39,
VAR74,
VAR61,
VAR88,
VAR92,
VAR41,
VAR102,
VAR89,
VAR53,
VAR77,
VAR52,
VAR55,
VAR19,
VAR83,
VAR62,
VAR33,
VAR64,
VAR99,
VAR87,
VAR47,
VAR98,
VAR110,
VAR4,
VAR24,
VAR28,
VAR38,
VAR22,
VAR56,
VAR30,
VAR15,
VAR37,
VAR11,
VAR97,
VAR20,
VAR76,
VAR16,
VAR35,
VAR3,
VAR105,
VAR48,
VAR80,
VAR32,
VAR7,
VAR93,
VAR75,
VAR49,
VAR51
);
parameter VAR104 = 32;
parameter VAR84 = 32;
parameter VAR111 = 8;
parameter VAR82 = 4;
parameter VAR108 = 0;
parameter VAR57 = 0;
parameter VAR73 = 0;
parameter VAR14 = 0;
parameter VAR45 = 28; parameter VAR69 = 8; parameter VAR59 = 8; parameter VAR85 = 12;
input VAR49;
input VAR51;
input [VAR84-1:0] VAR1;
input [VAR104-1:0] VAR70;
input [3:0] VAR23;
input VAR67;
input VAR6;
input VAR72;
input [2:0] VAR13;
input [1:0] VAR34;
output [VAR104-1:0] VAR109;
output VAR107;
output VAR65;
output VAR5;
input [VAR84-1:0] VAR94;
input [VAR104-1:0] VAR58;
input [3:0] VAR42;
input VAR68;
input VAR60;
input VAR71;
input [2:0] VAR54;
input [1:0] VAR8;
output [VAR104-1:0] VAR44;
output VAR9;
output VAR25;
output VAR36;
output [VAR84-1:0] VAR50;
output [VAR104-1:0] VAR101;
output [3:0] VAR106;
output VAR39;
output VAR74;
output VAR61;
output [2:0] VAR88;
output [1:0] VAR92;
input [VAR104-1:0] VAR41;
input VAR102;
input VAR89;
input VAR53;
output [VAR84-1:0] VAR77;
output [VAR104-1:0] VAR52;
output [3:0] VAR55;
output VAR19;
output VAR83;
output VAR62;
output [2:0] VAR33;
output [1:0] VAR64;
input [VAR104-1:0] VAR99;
input VAR87;
input VAR47;
input VAR98;
output [VAR84-1:0] VAR110;
output [VAR104-1:0] VAR4;
output [3:0] VAR24;
output VAR28;
output VAR38;
output VAR22;
output [2:0] VAR56;
output [1:0] VAR30;
input [VAR104-1:0] VAR15;
input VAR37;
input VAR11;
input VAR97;
output [VAR84-1:0] VAR20;
output [VAR104-1:0] VAR76;
output [3:0] VAR16;
output VAR35;
output VAR3;
output VAR105;
output [2:0] VAR48;
output [1:0] VAR80;
input [VAR104-1:0] VAR32;
input VAR7;
input VAR93;
input VAR75;
reg VAR81;
wire [VAR84-1:0] VAR66;
wire [VAR104-1:0] VAR78;
wire [3:0] VAR29;
wire VAR12;
wire VAR63;
wire VAR91;
wire [2:0] VAR95;
wire [1:0] VAR40;
wire [1:0] VAR103;
assign VAR103[0] = VAR6 & !VAR60;
assign VAR103[1] = VAR60;
assign VAR66 = VAR103[1] ? VAR94 :
VAR1;
assign VAR78 = VAR103[1] ? VAR58 :
VAR70;
assign VAR29 = VAR103[1] ? VAR42 :
VAR23;
assign VAR12 = VAR103[1] ? VAR68 :
VAR67;
assign VAR63 = VAR103[1] ? VAR60 :
VAR6;
assign VAR91 = VAR103[1] ? VAR71 :
VAR72;
assign VAR95 = VAR103[1] ? VAR54 :
VAR13;
assign VAR40 = VAR103[1] ? VAR8 :
VAR34;
wire [VAR104-1:0] VAR43;
wire VAR79;
wire VAR26;
wire VAR46;
assign VAR109 = VAR43;
assign VAR107 = VAR79 & VAR103[0];
assign VAR65 = VAR26 & VAR103[0];
assign VAR5 = VAR46 & VAR103[0];
assign VAR44 = VAR43;
assign VAR9 = VAR79 & VAR103[1];
assign VAR25 = VAR26 & VAR103[1];
assign VAR36 = VAR46 & VAR103[1];
wire [VAR82-1:0] VAR21;
reg [VAR82-1:0] VAR2;
always @(posedge VAR49)
VAR2 <= VAR21;
wire [VAR104-1:0] VAR96 [0:VAR82-1];
wire VAR10 [0:VAR82-1];
wire VAR31 [0:VAR82-1];
wire VAR86 [0:VAR82-1];
assign VAR21[3] = ~|VAR66[VAR84 - 1:VAR85];
assign VAR21[0] = ~VAR21[3] & ~|VAR66[VAR84-1:VAR45];
assign VAR21[1] = VAR66[VAR17] == VAR57;
assign VAR21[2] = ~(VAR2[3] | VAR2[0] | VAR2[1]);
reg [VAR27:0] VAR100;
reg VAR18; wire VAR90;
always @(posedge VAR49)
VAR18 <= VAR91;
assign VAR90 = (VAR91 & !VAR18);
always @(posedge VAR49)
if (VAR51) VAR100 <= 0;
else if (VAR79) VAR100 <= 0;
else if (VAR90) VAR100 <= 1;
else if (|VAR100) VAR100 <= VAR100 + 1;
always @(posedge VAR49)
VAR81 <= (&VAR100);
always @(posedge VAR49)
VAR81 <= 0;
assign VAR50 = VAR66;
assign VAR101 = VAR78;
assign VAR106 = VAR29;
assign VAR74 = VAR63 & VAR2[0];
assign VAR61 = VAR91 & VAR2[0];
assign VAR39 = VAR12;
assign VAR88 = VAR95;
assign VAR92 = VAR40;
assign VAR96[0] = VAR41;
assign VAR10[0] = VAR102 & VAR2[0];
assign VAR31[0] = VAR89 & VAR2[0];
assign VAR86[0] = VAR53 & VAR2[0];
assign VAR77 = VAR66;
assign VAR52 = VAR78;
assign VAR55 = VAR29;
assign VAR83 = VAR63 & VAR2[1];
assign VAR62 = VAR91 & VAR2[1];
assign VAR19 = VAR12;
assign VAR33 = VAR95;
assign VAR64 = VAR40;
assign VAR96[1] = VAR99;
assign VAR10[1] = VAR87 & VAR2[1];
assign VAR31[1] = VAR47 & VAR2[1];
assign VAR86[1] = VAR98 & VAR2[1];
assign VAR110 = VAR66;
assign VAR4 = VAR78;
assign VAR24 = VAR29;
assign VAR38 = VAR63 & VAR2[2];
assign VAR22 = VAR91 & VAR2[2];
assign VAR28 = VAR12;
assign VAR56 = VAR95;
assign VAR30 = VAR40;
assign VAR96[2] = VAR15;
assign VAR10[2] = VAR37 & VAR2[2];
assign VAR31[2] = VAR11 & VAR2[2];
assign VAR86[2] = VAR97 & VAR2[2];
assign VAR20 = VAR66;
assign VAR76 = VAR78;
assign VAR16 = VAR29;
assign VAR3 = VAR63 & VAR2[3];
assign VAR105 = VAR91 & VAR2[3];
assign VAR35 = VAR12;
assign VAR48 = VAR95;
assign VAR80 = VAR40;
assign VAR96[3] = VAR32;
assign VAR10[3] = VAR7 & VAR2[3];
assign VAR31[3] = VAR93 & VAR2[3];
assign VAR86[3] = VAR75 & VAR2[3];
assign VAR43 = VAR2[0] ? VAR96[0] :
VAR2[1] ? VAR96[1] :
VAR2[2] ? VAR96[2] :
VAR2[3] ? VAR96[3] :
VAR96[0];
assign VAR79 = VAR10[0] |
VAR10[1] |
VAR10[2] |
VAR10[3] ;
assign VAR26 = VAR31[0] |
VAR31[1] |
VAR31[2] |
VAR31[3] ;
assign VAR46 = VAR86[0] |
VAR86[1] |
VAR86[2] |
VAR86[3] ;
endmodule | mit |
cpulabs/mist1032isa | src/core/execute/execute_sys_reg.v | 1,380 | module MODULE1(
input wire [4:0] VAR7,
input wire [31:0] VAR5,
input wire [31:0] VAR6,
input wire [31:0] VAR10,
output wire [31:0] VAR8,
output wire VAR2,
output wire VAR1,
output wire VAR12,
output wire [31:0] VAR4
);
reg [31:0] VAR13;
always @* begin
case(VAR7)
default :
begin
VAR13 = VAR6;
end
endcase
end
assign VAR8 = VAR13;
assign VAR4 = VAR5;
assign VAR2 = (VAR7 == VAR3);
assign VAR1 = (VAR7 == VAR9);
assign VAR12 = (VAR7 == VAR11);
endmodule | bsd-2-clause |
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu9t5v0 | cells/oai21/gf180mcu_fd_sc_mcu9t5v0__oai21_4.behavioral.pp.v | 1,561 | module MODULE1( VAR8, VAR3, VAR2, VAR4, VAR9, VAR6 );
input VAR2, VAR3, VAR4;
inout VAR9, VAR6;
output VAR8;
VAR1 VAR7(.VAR8(VAR8),.VAR3(VAR3),.VAR2(VAR2),.VAR4(VAR4),.VAR9(VAR9),.VAR6(VAR6));
VAR1 VAR5(.VAR8(VAR8),.VAR3(VAR3),.VAR2(VAR2),.VAR4(VAR4),.VAR9(VAR9),.VAR6(VAR6)); | apache-2.0 |
Ricky-Gong/LegoCar | DE0-Nano/DE0Course/db/altera_mult_add_q1u2.v | 15,695 | module MODULE1
(
VAR90,
VAR219,
VAR60,
VAR277,
VAR118) ;
input VAR90;
input VAR219;
input [15:0] VAR60;
input [15:0] VAR277;
output [31:0] VAR118;
tri0 VAR90;
tri1 VAR219;
tri0 [15:0] VAR60;
tri0 [15:0] VAR277;
wire [31:0] VAR244;
VAR134 VAR238
(
.VAR90(VAR90),
.VAR263(),
.VAR219(VAR219),
.VAR60(VAR60),
.VAR277(VAR277),
.VAR27(),
.VAR81(),
.VAR35(),
.VAR85(),
.VAR205(),
.VAR118(VAR244),
.VAR17(),
.VAR51(),
.VAR289(1'b0),
.VAR10(1'b0),
.VAR267(1'b0),
.VAR7(1'b0),
.VAR101(1'b1),
.VAR32(1'b0),
.VAR214(1'b1),
.VAR1(1'b0),
.VAR186({1{1'b0}}),
.VAR106(1'b0),
.VAR121(1'b0),
.VAR111(1'b1),
.VAR91(1'b1),
.VAR203(1'b1),
.VAR276({3{1'b0}}),
.VAR28({3{1'b0}}),
.VAR287({3{1'b0}}),
.VAR104({3{1'b0}}),
.VAR18({22{1'b0}}),
.VAR108(1'b1),
.VAR84(1'b1),
.VAR23(1'b1),
.VAR77(1'b1),
.VAR266(1'b0),
.VAR29(1'b0),
.VAR234(1'b0),
.VAR280(1'b0),
.VAR153(1'b0),
.VAR220(1'b0),
.VAR269(1'b0),
.VAR230({16{1'b0}}),
.VAR279({16{1'b0}}),
.VAR236(1'b0),
.VAR103(1'b0),
.VAR271(1'b0),
.VAR92(1'b0),
.VAR87({1{1'b0}}),
.VAR128({1{1'b0}}),
.VAR226(1'b0),
.VAR165(1'b0)
);
VAR238.VAR173 = "VAR115",
VAR238.VAR72 = "VAR135",
VAR238.VAR182 = "VAR135",
VAR238.VAR213 = "VAR37",
VAR238.VAR259 = "VAR37",
VAR238.VAR132 = "VAR26",
VAR238.VAR185 = "VAR26",
VAR238.VAR200 = "VAR26",
VAR238.VAR47 = "VAR135",
VAR238.VAR120 = "VAR135",
VAR238.VAR187 = "VAR37",
VAR238.VAR212 = "VAR37",
VAR238.VAR38 = "VAR135",
VAR238.VAR195 = "VAR135",
VAR238.VAR112 = "VAR37",
VAR238.VAR117 = "VAR37",
VAR238.VAR252 = "VAR135",
VAR238.VAR79 = "VAR135",
VAR238.VAR65 = "VAR24",
VAR238.VAR4 = "VAR135",
VAR238.VAR110 = "VAR160",
VAR238.VAR45 = "VAR37",
VAR238.VAR113 = "VAR37",
VAR238.VAR274 = "VAR37",
VAR238.VAR193 = "VAR135",
VAR238.VAR275 = "VAR26",
VAR238.VAR254 = "VAR37",
VAR238.VAR282 = "VAR135",
VAR238.VAR86 = "VAR135",
VAR238.VAR123 = "VAR37",
VAR238.VAR233 = "VAR135",
VAR238.VAR83 = "VAR37",
VAR238.VAR155 = "VAR37",
VAR238.VAR159 = "VAR26",
VAR238.VAR36 = "VAR135",
VAR238.VAR189 = "VAR135",
VAR238.VAR71 = "VAR37",
VAR238.VAR5 = "VAR135",
VAR238.VAR148 = "VAR37",
VAR238.VAR273 = "VAR37",
VAR238.VAR3 = "VAR26",
VAR238.VAR184 = 0,
VAR238.VAR88 = 0,
VAR238.VAR177 = 0,
VAR238.VAR97 = 0,
VAR238.VAR262 = 0,
VAR238.VAR96 = 0,
VAR238.VAR210 = 0,
VAR238.VAR140 = 0,
VAR238.VAR164 = 0,
VAR238.VAR54 = 0,
VAR238.VAR6 = 0,
VAR238.VAR197 = 0,
VAR238.VAR154 = 0,
VAR238.VAR122 = 0,
VAR238.VAR144 = 0,
VAR238.VAR19 = 0,
VAR238.VAR63 = 0,
VAR238.VAR152 = 0,
VAR238.VAR206 = 0,
VAR238.VAR176 = 0,
VAR238.VAR39 = 0,
VAR238.VAR59 = 0,
VAR238.VAR223 = 0,
VAR238.VAR163 = 0,
VAR238.VAR76 = 0,
VAR238.VAR41 = 0,
VAR238.VAR82 = 0,
VAR238.VAR204 = 0,
VAR238.VAR156 = 0,
VAR238.VAR56 = 0,
VAR238.VAR217 = 0,
VAR238.VAR228 = 0,
VAR238.VAR240 = "VAR135",
VAR238.VAR175 = "VAR37",
VAR238.VAR20 = "VAR135",
VAR238.VAR250 = "VAR37",
VAR238.VAR30 = "VAR135",
VAR238.VAR80 = "VAR37",
VAR238.VAR126 = "VAR135",
VAR238.VAR109 = "VAR37",
VAR238.VAR127 = "VAR272",
VAR238.VAR207 = "VAR26",
VAR238.VAR138 = "VAR143",
VAR238.VAR249 = 0,
VAR238.VAR89 = "VAR135",
VAR238.VAR78 = "VAR135",
VAR238.VAR102 = "VAR135",
VAR238.VAR40 = "VAR135",
VAR238.VAR48 = "VAR135",
VAR238.VAR288 = "VAR135",
VAR238.VAR261 = "VAR135",
VAR238.VAR114 = "VAR135",
VAR238.VAR145 = "VAR135",
VAR238.VAR255 = "VAR135",
VAR238.VAR34 = "VAR135",
VAR238.VAR62 = "VAR135",
VAR238.VAR209 = "VAR37",
VAR238.VAR257 = "VAR37",
VAR238.VAR131 = "VAR37",
VAR238.VAR198 = "VAR37",
VAR238.VAR161 = "VAR37",
VAR238.VAR107 = "VAR37",
VAR238.VAR281 = "VAR37",
VAR238.VAR168 = "VAR37",
VAR238.VAR196 = "VAR37",
VAR238.VAR52 = "VAR37",
VAR238.VAR183 = "VAR37",
VAR238.VAR67 = "VAR37",
VAR238.VAR58 = "VAR167",
VAR238.VAR278 = "VAR167",
VAR238.VAR199 = "VAR167",
VAR238.VAR216 = "VAR167",
VAR238.VAR100 = "VAR12",
VAR238.VAR43 = "VAR12",
VAR238.VAR11 = "VAR12",
VAR238.VAR44 = "VAR12",
VAR238.VAR25 = "VAR135",
VAR238.VAR194 = "VAR37",
VAR238.VAR64 = 64,
VAR238.VAR137 = "VAR135",
VAR238.VAR73 = "VAR37",
VAR238.VAR170 = "VAR24",
VAR238.VAR68 = "VAR37",
VAR238.VAR243 = "VAR135",
VAR238.VAR256 = "VAR37",
VAR238.VAR129 = "VAR135",
VAR238.VAR242 = "VAR37",
VAR238.VAR66 = "VAR26",
VAR238.VAR224 = "VAR26",
VAR238.VAR13 = "VAR115",
VAR238.VAR61 = "VAR26",
VAR238.VAR9 = "VAR26",
VAR238.VAR253 = "VAR115",
VAR238.VAR55 = "VAR24",
VAR238.VAR125 = "VAR135",
VAR238.VAR147 = "VAR135",
VAR238.VAR74 = "VAR135",
VAR238.VAR46 = "VAR160",
VAR238.VAR166 = "VAR37",
VAR238.VAR116 = "VAR37",
VAR238.VAR264 = "VAR37",
VAR238.VAR235 = 1,
VAR238.VAR142 = "VAR135",
VAR238.VAR211 = "VAR37",
VAR238.VAR201 = "VAR135",
VAR238.VAR95 = "VAR135",
VAR238.VAR221 = "VAR37",
VAR238.VAR171 = "VAR37",
VAR238.VAR268 = "VAR191",
VAR238.VAR178 = "VAR26",
VAR238.VAR232 = "VAR135",
VAR238.VAR229 = "VAR135",
VAR238.VAR181 = "VAR37",
VAR238.VAR227 = "VAR37",
VAR238.VAR2 = "VAR151",
VAR238.VAR8 = "VAR26",
VAR238.VAR169 = "VAR231",
VAR238.VAR146 = "VAR231",
VAR238.VAR33 = "VAR231",
VAR238.VAR172 = "VAR231",
VAR238.VAR208 = "VAR231",
VAR238.VAR258 = "VAR231",
VAR238.VAR285 = "VAR115",
VAR238.VAR225 = "VAR115",
VAR238.VAR251 = "VAR115",
VAR238.VAR284 = "VAR115",
VAR238.VAR53 = "VAR139",
VAR238.VAR202 = "VAR215",
VAR238.VAR239 = "VAR215",
VAR238.VAR49 = "VAR135",
VAR238.VAR222 = "VAR135",
VAR238.VAR179 = "VAR37",
VAR238.VAR141 = "VAR135",
VAR238.VAR188 = "VAR37",
VAR238.VAR290 = "VAR37",
VAR238.VAR248 = "VAR135",
VAR238.VAR157 = "VAR37",
VAR238.VAR42 = "VAR245 VAR283 VAR119",
VAR238.VAR69 = "VAR26",
VAR238.VAR192 = "VAR135",
VAR238.VAR174 = "VAR135",
VAR238.VAR99 = "VAR37",
VAR238.VAR50 = "VAR135",
VAR238.VAR98 = "VAR37",
VAR238.VAR190 = "VAR37",
VAR238.VAR21 = "VAR135",
VAR238.VAR218 = "VAR135",
VAR238.VAR265 = "VAR24",
VAR238.VAR124 = "VAR24",
VAR238.VAR158 = "VAR160",
VAR238.VAR260 = "VAR160",
VAR238.VAR270 = "VAR37",
VAR238.VAR246 = "VAR37",
VAR238.VAR136 = "VAR135",
VAR238.VAR130 = "VAR135",
VAR238.VAR14 = "VAR37",
VAR238.VAR31 = "VAR37",
VAR238.VAR149 = "VAR26",
VAR238.VAR16 = 16,
VAR238.VAR180 = 16,
VAR238.VAR57 = 22,
VAR238.VAR237 = 1,
VAR238.VAR75 = 18,
VAR238.VAR162 = 17,
VAR238.VAR286 = 32,
VAR238.VAR105 = 1,
VAR238.VAR15 = "VAR135",
VAR238.VAR70 = "VAR37",
VAR238.VAR247 = "VAR135",
VAR238.VAR241 = "VAR135",
VAR238.VAR94 = "VAR37",
VAR238.VAR150 = "VAR135",
VAR238.VAR22 = "VAR37",
VAR238.VAR93 = "VAR37",
VAR238.VAR133 = "VAR134";
assign
VAR118 = VAR244;
endmodule | gpl-2.0 |
GLADICOS/UART | rtl/uart_tx.v | 5,764 | module MODULE1#(
parameter integer VAR18 = 12
)
(
input VAR16,
input VAR12,
input [7:0] VAR2,
input [11:0] VAR1,
input VAR13,
output VAR20,
output reg VAR10
);
localparam [11:0] VAR14 = 12'b000000000000,
VAR3 = 12'b000000000001,
VAR5 = 12'b000000000010,
VAR15 = 12'b000000000100,
VAR21 = 12'b000000001000,
VAR7 = 12'b000000010000,
VAR6 = 12'b000000100000,
VAR22 = 12'b000001000000,
VAR9 = 12'b000010000000,
VAR23 = 12'b000100000000,
VAR11 = 12'b001000000000,
VAR19 = 12'b010000000000;
reg [11:0] VAR17;
reg [11:0] VAR8;
reg [VAR18-1:0] VAR4;
assign VAR20 = (VAR17 == VAR3)?1'b0:
(VAR17 == VAR5)?VAR2[0:0]:
(VAR17 == VAR15)?VAR2[1:1]:
(VAR17 == VAR21)?VAR2[2:2]:
(VAR17 == VAR7)?VAR2[3:3]:
(VAR17 == VAR6)?VAR2[4:4]:
(VAR17 == VAR22)?VAR2[5:5]:
(VAR17 == VAR9)?VAR2[6:6]:
(VAR17 == VAR23)?VAR2[7:7]:
(VAR17 == VAR11)?VAR2[0:0]^VAR2[1:1]^VAR2[2:2]^VAR2[3:3]^VAR2[4:4]^VAR2[5:5]^VAR2[6:6]^VAR2[7:7]:
(VAR17 == VAR19)?1'b1:1'b1;
always@(*)
begin
VAR8 = VAR17;
case(VAR17)
VAR14:
begin
if(VAR13 == 1'b0)
begin
VAR8 = VAR14;
end
else
begin
VAR8 = VAR3;
end
end
VAR3:
begin
if(VAR4 != VAR1)
begin
VAR8 = VAR3;
end
else
begin
VAR8 = VAR5;
end
end
VAR5:
begin
if(VAR4 != VAR1)
begin
VAR8 = VAR5;
end
else
begin
VAR8 = VAR15;
end
end
VAR15:
begin
if(VAR4 != VAR1)
begin
VAR8 = VAR15;
end
else
begin
VAR8 = VAR21;
end
end
VAR21:
begin
if(VAR4 != VAR1)
begin
VAR8 = VAR21;
end
else
begin
VAR8 = VAR7;
end
end
VAR7:
begin
if(VAR4 != VAR1)
begin
VAR8 = VAR7;
end
else
begin
VAR8 = VAR6;
end
end
VAR6:
begin
if(VAR4 != VAR1)
begin
VAR8 = VAR6;
end
else
begin
VAR8 = VAR22;
end
end
VAR22:
begin
if(VAR4 != VAR1)
begin
VAR8 = VAR22;
end
else
begin
VAR8 = VAR9;
end
end
VAR9:
begin
if(VAR4 != VAR1)
begin
VAR8 = VAR9;
end
else
begin
VAR8 = VAR23;
end
end
VAR23:
begin
if(VAR4 != VAR1)
begin
VAR8 = VAR23;
end
else
begin
VAR8 = VAR11;
end
end
VAR11:
begin
if(VAR4 != VAR1)
begin
VAR8 = VAR11;
end
else
begin
VAR8 = VAR19;
end
end
VAR19:
begin
if(VAR4 != VAR1)
begin
VAR8 = VAR19;
end
else
begin
VAR8 = VAR14;
end
end
default:
begin
VAR8 = VAR14;
end
endcase
end
always@(posedge VAR16)
begin
if(VAR12)
begin
VAR10 <= 1'b1;
VAR4<= {VAR18{1'b0}};
VAR17 <= VAR14;
end
else
begin
VAR17 <= VAR8;
case(VAR17)
VAR14:
begin
if(VAR13 == 1'b0)
begin
VAR10<= 1'b1;
VAR4<= {VAR18{1'b0}};
end
else
begin
VAR10<= 1'b0;
VAR4 <= VAR4 + 1'b1;
end
end
VAR3:
begin
if(VAR4 < VAR1)
begin
VAR4 <= VAR4 + 1'b1;
end
else
begin
VAR4<= {VAR18{1'b0}};
end
end
VAR5:
begin
if(VAR4 < VAR1)
begin
VAR4 <= VAR4 + 1'b1;
end
else
begin
VAR4<= {VAR18{1'b0}};
end
end
VAR15:
begin
if(VAR4 < VAR1)
begin
VAR4 <= VAR4 + 1'b1;
end
else
begin
VAR4<= {VAR18{1'b0}};
end
end
VAR21:
begin
if(VAR4 < VAR1)
begin
VAR4 <= VAR4 + 1'b1;
end
else
begin
VAR4<= {VAR18{1'b0}};
end
end
VAR7:
begin
if(VAR4 < VAR1)
begin
VAR4 <= VAR4 + 1'b1;
end
else
begin
VAR4<= {VAR18{1'b0}};
end
end
VAR6:
begin
if(VAR4 < VAR1)
begin
VAR4 <= VAR4 + 1'b1;
end
else
begin
VAR4<= {VAR18{1'b0}};
end
end
VAR22:
begin
if(VAR4 < VAR1)
begin
VAR4 <= VAR4 + 1'b1;
end
else
begin
VAR4<= {VAR18{1'b0}};
end
end
VAR9:
begin
if(VAR4 < VAR1)
begin
VAR4 <= VAR4 + 1'b1;
end
else
begin
VAR4<= {VAR18{1'b0}};
end
end
VAR23:
begin
if(VAR4 < VAR1)
begin
VAR4 <= VAR4 + 1'b1;
end
else
begin
VAR4 <= {VAR18{1'b0}};
end
end
VAR11:
begin
if(VAR4 < VAR1)
begin
VAR4 <= VAR4 + 1'b1;
end
else
begin
VAR4 <= {VAR18{1'b0}};
end
end
VAR19:
begin
if(VAR4 < VAR1)
begin
VAR4 <= VAR4 + 1'b1;
end
else
begin
VAR4<= {VAR18{1'b0}};
end
end
default:
begin
VAR4<= {VAR18{1'b1}};
end
endcase
end
end
endmodule | gpl-3.0 |
ECE492-Team5/Platform | soc-platform-quartusii/soc_system/soc_system_bb.v | 5,619 | module MODULE1 (
VAR13,
VAR55,
VAR30,
VAR58,
VAR67,
VAR11,
VAR45,
VAR19,
VAR5,
VAR47,
VAR20,
VAR9,
VAR73,
VAR71,
VAR14,
VAR29,
VAR32,
VAR44,
VAR66,
VAR69,
VAR76,
VAR78,
VAR51,
VAR8,
VAR38,
VAR3,
VAR25,
VAR56,
VAR70,
VAR49,
VAR40,
VAR36,
VAR22,
VAR50,
VAR52,
VAR60,
VAR2,
VAR54,
VAR26,
VAR17,
VAR37,
VAR74,
VAR77,
VAR21,
VAR16,
VAR1,
VAR10,
VAR35,
VAR23,
VAR43,
VAR46,
VAR15,
VAR64,
VAR42,
VAR53,
VAR48,
VAR27,
VAR12,
VAR24,
VAR18,
VAR68,
VAR34,
VAR39,
VAR28,
VAR65,
VAR62,
VAR7,
VAR75,
VAR33,
VAR61,
VAR31,
VAR4,
VAR6,
VAR63,
VAR59,
VAR41,
VAR72,
VAR57);
output VAR13;
output VAR55;
output VAR30;
input VAR58;
input VAR67;
input VAR11;
input VAR45;
input [27:0] VAR19;
input VAR5;
output VAR47;
output VAR20;
output VAR9;
output VAR73;
output VAR71;
output VAR14;
input VAR29;
inout VAR32;
output VAR44;
input VAR66;
output VAR69;
input VAR76;
input VAR78;
input VAR51;
input VAR8;
inout VAR38;
inout VAR3;
inout VAR25;
output VAR56;
inout VAR70;
inout VAR49;
inout VAR40;
inout VAR36;
inout VAR22;
inout VAR50;
inout VAR52;
inout VAR60;
inout VAR2;
inout VAR54;
input VAR26;
output VAR17;
input VAR37;
input VAR74;
output VAR77;
output VAR21;
input VAR16;
output VAR1;
input VAR10;
output VAR35;
inout VAR23;
inout VAR43;
inout VAR46;
inout VAR15;
inout VAR64;
inout VAR42;
inout VAR53;
inout VAR48;
inout VAR27;
inout VAR12;
output [7:0] VAR24;
output [14:0] VAR18;
output [2:0] VAR68;
output VAR34;
output VAR39;
output VAR28;
output VAR65;
output VAR62;
output VAR7;
output VAR75;
output VAR33;
inout [31:0] VAR61;
inout [3:0] VAR31;
inout [3:0] VAR4;
output VAR6;
output [3:0] VAR63;
input VAR59;
output VAR41;
output VAR72;
input VAR57;
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/a41o/sky130_fd_sc_ls__a41o.behavioral.v | 1,558 | module MODULE1 (
VAR3 ,
VAR11,
VAR8,
VAR10,
VAR6,
VAR15
);
output VAR3 ;
input VAR11;
input VAR8;
input VAR10;
input VAR6;
input VAR15;
supply1 VAR5;
supply0 VAR1;
supply1 VAR7 ;
supply0 VAR12 ;
wire VAR4 ;
wire VAR14;
and VAR2 (VAR4 , VAR11, VAR8, VAR10, VAR6 );
or VAR9 (VAR14, VAR4, VAR15 );
buf VAR13 (VAR3 , VAR14 );
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/invlp/sky130_fd_sc_lp__invlp_0.v | 2,025 | module MODULE2 (
VAR2 ,
VAR6 ,
VAR5,
VAR8,
VAR7 ,
VAR1
);
output VAR2 ;
input VAR6 ;
input VAR5;
input VAR8;
input VAR7 ;
input VAR1 ;
VAR4 VAR3 (
.VAR2(VAR2),
.VAR6(VAR6),
.VAR5(VAR5),
.VAR8(VAR8),
.VAR7(VAR7),
.VAR1(VAR1)
);
endmodule
module MODULE2 (
VAR2,
VAR6
);
output VAR2;
input VAR6;
supply1 VAR5;
supply0 VAR8;
supply1 VAR7 ;
supply0 VAR1 ;
VAR4 VAR3 (
.VAR2(VAR2),
.VAR6(VAR6)
);
endmodule | apache-2.0 |
Progressive-Learning-Platform/progressive-learning-platform | reference/hw/verilog/inferred_rom.v | 14,261 | module MODULE1(VAR5, VAR3, VAR4, VAR8, VAR9, VAR1, VAR7, VAR2);
input VAR5, VAR3;
input VAR4, VAR8;
input [8:0] VAR9, VAR1;
output reg [31:0] VAR7, VAR2;
reg [31:0] VAR6 [511:0];
always @(negedge VAR5) begin
if (VAR4) begin
VAR7 <= VAR6[VAR9];
end
end
always @(negedge VAR3) begin
if (VAR8) begin
VAR2 <= VAR6[VAR1];
end
end | gpl-3.0 |
alexforencich/verilog-axis | rtl/axis_srl_fifo.v | 6,015 | module MODULE1 #
(
parameter VAR37 = 8,
parameter VAR39 = (VAR37>8),
parameter VAR50 = ((VAR37+7)/8),
parameter VAR51 = 1,
parameter VAR1 = 0,
parameter VAR18 = 8,
parameter VAR25 = 0,
parameter VAR26 = 8,
parameter VAR33 = 1,
parameter VAR32 = 1,
parameter VAR34 = 16
)
(
input wire clk,
input wire rst,
input wire [VAR37-1:0] VAR16,
input wire [VAR50-1:0] VAR12,
input wire VAR23,
output wire VAR20,
input wire VAR19,
input wire [VAR18-1:0] VAR15,
input wire [VAR26-1:0] VAR13,
input wire [VAR32-1:0] VAR44,
output wire [VAR37-1:0] VAR49,
output wire [VAR50-1:0] VAR45,
output wire VAR4,
input wire VAR46,
output wire VAR40,
output wire [VAR18-1:0] VAR14,
output wire [VAR26-1:0] VAR31,
output wire [VAR32-1:0] VAR10,
output wire [VAR36(VAR34+1)-1:0] VAR6
);
localparam VAR38 = VAR37;
localparam VAR30 = VAR38 + (VAR39 ? VAR50 : 0);
localparam VAR43 = VAR30 + (VAR51 ? 1 : 0);
localparam VAR35 = VAR43 + (VAR1 ? VAR18 : 0);
localparam VAR17 = VAR35 + (VAR25 ? VAR26 : 0);
localparam VAR9 = VAR17 + (VAR33 ? VAR32 : 0);
reg [VAR9-1:0] VAR7[VAR34-1:0];
reg [VAR36(VAR34+1)-1:0] VAR48 = 0;
reg VAR29 = 1'b0, VAR21;
reg VAR24 = 1'b1, VAR2;
wire [VAR9-1:0] VAR27;
wire [VAR9-1:0] VAR11 = VAR7[VAR48-1];
assign VAR20 = !VAR29;
generate
assign VAR27[VAR37-1:0] = VAR16;
if (VAR39) assign VAR27[VAR38 +: VAR50] = VAR12;
if (VAR51) assign VAR27[VAR30] = VAR19;
if (VAR1) assign VAR27[VAR43 +: VAR18] = VAR15;
if (VAR25) assign VAR27[VAR35 +: VAR26] = VAR13;
if (VAR33) assign VAR27[VAR17 +: VAR32] = VAR44;
endgenerate
assign VAR4 = !VAR24;
assign VAR49 = VAR11[VAR37-1:0];
assign VAR45 = VAR39 ? VAR11[VAR38 +: VAR50] : {VAR50{1'b1}};
assign VAR40 = VAR51 ? VAR11[VAR30] : 1'b1;
assign VAR14 = VAR1 ? VAR11[VAR43 +: VAR18] : {VAR18{1'b0}};
assign VAR31 = VAR25 ? VAR11[VAR35 +: VAR26] : {VAR26{1'b0}};
assign VAR10 = VAR33 ? VAR11[VAR17 +: VAR32] : {VAR32{1'b0}};
assign VAR6 = VAR48;
wire VAR47 = VAR48 == 0;
wire VAR5 = VAR48 == 1;
wire VAR41 = VAR48 == VAR34;
wire VAR28 = VAR48 == VAR34-1;
reg VAR3;
reg VAR8;
reg VAR22;
integer VAR42; | mit |
CospanDesign/nysa-verilog | verilog/generic/dc_fifo.v | 8,337 | module MODULE1 #(
parameter VAR13 = 32,
parameter VAR21 = 8
)(
input VAR19,
input VAR29,
input rst,
input VAR28,
input [VAR13 - 1:0] VAR15,
input write,
output VAR3,
output [VAR13 - 1: 0] VAR9,
input read,
output VAR30,
output ready
);
reg VAR18;
reg VAR8;
reg VAR26;
reg VAR25;
always @ (posedge VAR19 or posedge rst)
if (rst) VAR18 <= 1;
else if (!VAR8) VAR18 <= 0;
always @ (posedge VAR19 or posedge rst)
if (rst) VAR8 <= 1;
else VAR18 <= 0;
always @ (posedge VAR29 or posedge rst)
if (rst) VAR26 <= 1;
else if (!VAR25) VAR26 <= 0;
always @ (posedge VAR29 or posedge rst)
if (rst) VAR25 <= 1;
else VAR25 <= 0;
reg VAR17;
reg VAR5;
reg VAR23;
reg VAR32;
always @ (posedge VAR19 or posedge VAR28)
if (VAR28) VAR17 <= 1;
else if (!VAR5) VAR17 <= 0;
always @ (posedge VAR19 or posedge VAR28)
if (VAR28) VAR5 <= 1;
else VAR5 <= 0;
always @ (posedge VAR29 or posedge VAR28)
if (VAR28) VAR23 <= 1;
else if (!VAR32) VAR23 <= 0;
always @ (posedge VAR29 or posedge VAR28)
if (VAR28) VAR32 <= 1;
else VAR32 <= 0;
reg [VAR21:0] VAR2;
reg [VAR21:0] VAR22;
reg [VAR21:0] VAR27;
reg [VAR21:0] VAR7;
reg [VAR13 - 1: 0] VAR4 [(1 << VAR21) - 1: 0];
always @ (posedge VAR29) begin
if (write) begin
VAR4[VAR16] <= VAR15;
end
end
always @ (posedge VAR19) begin
VAR31 <= VAR4[VAR27[VAR21 - 1: 0]];
end
reg VAR3;
reg VAR30;
reg ready;
wire [VAR21:0] VAR12;
wire [VAR21:0] VAR10;
wire [VAR21:0] VAR11;
wire [VAR21:0] VAR20;
always @ (posedge VAR29) begin
if (VAR26) VAR2 <= {VAR21 + 1{1'b0}};
end
else if (VAR23) VAR2 <= {VAR21 + 1{1'b0}};
else if (write) VAR2 <= VAR12;
end
always @ (posedge VAR29) begin
if (VAR26) VAR22 <= {VAR21 + 1{1'b0}};
end
else if (VAR23) VAR22 <= {VAR21 + 1{1'b0}};
else if (write) VAR22 <= VAR10;
end
assign VAR12 = VAR2 + {{VAR21{1'b0}}, 1'b1};
assign VAR10 = VAR12 ^ {1'b0, VAR12[VAR21: 1]};
always @ (posedge VAR19) begin
ready <= 0;
if (VAR18) VAR27 <= {VAR21 + 1{1'b0}};
end
else if (VAR17) VAR27 <= {VAR21 + 1{1'b0}};
else if (read && !VAR30) begin
VAR27 <= VAR11;
ready <= 1;
end
end
always @ (posedge VAR19) begin
if (VAR18) VAR7 <= {VAR21 + 1{1'b0}};
end
else if (VAR17) VAR7 <= {VAR21 + 1{1'b0}};
else if (read && !VAR30) VAR7 <= VAR20;
end
assign VAR11 = VAR27 + {{VAR21{1'b0}}, 1'b1};
assign VAR20 = VAR11 ^ {1'b0, VAR11[VAR21: 1]};
reg VAR24;
reg VAR14;
always @ (posedge VAR29) VAR24 <= VAR22;
always @ (posedge VAR19) VAR14 <= VAR7;
wire [VAR21:0] VAR6;
wire [VAR21:0] VAR1;
assign VAR6 = VAR24 ^ {1'b0, VAR6[VAR21:1]}; assign VAR1 = VAR14 ^ {1'b0, VAR1[VAR21:1]};
always @ (posedge VAR19) begin
if (VAR22 == VAR7 || (read & (VAR22 == VAR20))) begin
VAR30 <= 1;
end
else if ((VAR30 == 1) && (VAR24 != VAR7))begin
VAR30 <= 0;
end
end
always @ (posedge VAR29)
VAR3 <= ((VAR2[VAR21 - 1:0] == VAR1[VAR21 - 1:0]) &
(VAR2[VAR21 - 1: 0] != VAR1[VAR21])) |
(write & (VAR12[VAR21 - 1:0] == VAR1[VAR21 - 1:0]) &
(VAR12[VAR21] != VAR1[VAR21]));
always @ (posedge VAR29) begin
if (write && VAR3) begin
", );
end
end
always @ (posedge VAR19) begin
if (read && (VAR22 == VAR7)) begin
", );
end
end
endmodule | mit |
Subsets and Splits
No community queries yet
The top public SQL queries from the community will appear here once available.