repo_name
stringlengths 6
79
| path
stringlengths 4
249
| size
int64 1.02k
768k
| content
stringlengths 15
207k
| license
stringclasses 14
values |
|---|---|---|---|---|
Anirudh94/Connect4-FPGA | Connect4/Grid_bb.v | 4,875 | module MODULE1 (
address,
VAR2,
VAR1);
input [14:0] address;
input VAR2;
output [2:0] VAR1;
tri1 VAR2;
endmodule | mit |
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu7t5v0 | cells/xnor2/gf180mcu_fd_sc_mcu7t5v0__xnor2_4.functional.pp.v | 1,184 | module MODULE1( VAR5, VAR2, VAR1, VAR13, VAR8 );
input VAR2, VAR5;
inout VAR13, VAR8;
output VAR1;
wire VAR3;
and VAR11( VAR3, VAR2, VAR5 );
wire VAR12;
not VAR10( VAR12, VAR2 );
wire VAR14;
not VAR7( VAR14, VAR5 );
wire VAR9;
and VAR6( VAR9, VAR12, VAR14 );
or VAR4( VAR1, VAR3, VAR9 );
endmodule | apache-2.0 |
nishtahir/arty-blaze | src/bd/system/ip/system_axi_ethernetlite_0_0/system_axi_ethernetlite_0_0_stub.v | 2,859 | module MODULE1(VAR8, VAR27, VAR6,
VAR5, VAR23, VAR31, VAR15, VAR14, VAR34,
VAR25, VAR28, VAR24, VAR19, VAR18, VAR2,
VAR13, VAR4, VAR12, VAR26, VAR10, VAR20, VAR33,
VAR3, VAR11, VAR9, VAR7, VAR1, VAR21, VAR22, VAR17, VAR32,
VAR29, VAR30, VAR16)
;
input VAR8;
input VAR27;
output VAR6;
input [12:0]VAR5;
input VAR23;
output VAR31;
input [31:0]VAR15;
input [3:0]VAR14;
input VAR34;
output VAR25;
output [1:0]VAR28;
output VAR24;
input VAR19;
input [12:0]VAR18;
input VAR2;
output VAR13;
output [31:0]VAR4;
output [1:0]VAR12;
output VAR26;
input VAR10;
input VAR20;
input VAR33;
input VAR3;
input VAR11;
input [3:0]VAR9;
input VAR7;
input VAR1;
output VAR21;
output VAR22;
output [3:0]VAR17;
input VAR32;
output VAR29;
output VAR30;
output VAR16;
endmodule | apache-2.0 |
GuzTech/swapforth | j1b/verilog/xilinx-top.v | 13,677 | module MODULE1 #(
parameter VAR9 = 72,
parameter VAR13 = 10
) (
input wire VAR2,
input wire VAR10,
input wire [VAR13-1:0] VAR4,
input wire [VAR9-1:0] VAR3,
output reg [VAR9-1:0] VAR1,
input wire VAR7,
input wire VAR12,
input wire [VAR13-1:0] VAR5,
input wire [VAR9-1:0] VAR6,
output reg [VAR9-1:0] VAR11
);
reg [VAR9-1:0] VAR8 [(2**VAR13)-1:0]; | bsd-3-clause |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/sdfsbp/sky130_fd_sc_hdll__sdfsbp.symbol.v | 1,532 | module MODULE1 (
input VAR4 ,
output VAR2 ,
output VAR10 ,
input VAR6,
input VAR7 ,
input VAR5 ,
input VAR8
);
supply1 VAR9;
supply0 VAR3;
supply1 VAR1 ;
supply0 VAR11 ;
endmodule | apache-2.0 |
jayant-sharma/uart | hdl/TOP_UART.v | 1,963 | module MODULE1 (
input clk,
input rst,
input [VAR15-1:0] VAR14,
input [VAR15-1:0] VAR27,
input VAR19,
output VAR28,
output VAR23,
output [VAR15-1:0] VAR32,
output [VAR35-1:0] VAR2,
output [VAR15-1:0] VAR12
);
wire VAR31,VAR20,VAR3,VAR11,VAR7;
wire [VAR15-1:0] VAR36;
wire [VAR15-1:0] VAR30;
VAR10 VAR24 (
.VAR25 (clk),
.VAR16 (rst),
.VAR33 (VAR36),
.VAR38 (VAR20),
.VAR21 (VAR3),
.VAR37 (VAR11),
.VAR6 (VAR7),
.VAR17 (VAR27),
.VAR26 (VAR14),
.VAR34 (VAR30),
.VAR40 (VAR31),
.VAR18 (VAR2),
.VAR13 (VAR23),
.VAR8 (VAR32),
.VAR1 (VAR12),
.VAR39 ()
);
VAR4 VAR5 (
.clk (clk),
.rst (0),
.VAR19 (VAR19),
.VAR28 (VAR28),
.VAR31 (VAR31),
.VAR30 (VAR30),
.VAR20 (VAR20),
.VAR36 (VAR36),
.VAR3 (VAR3),
.VAR11 (VAR11),
.VAR7 (VAR7)
);
endmodule | unlicense |
google/skywater-pdk-libs-sky130_fd_io | cells/top_ground_lvc_wpad/sky130_fd_io__top_ground_lvc_wpad.pp.symbol.v | 1,919 | module MODULE1 (
inout VAR12 ,
inout VAR14 ,
inout VAR9 ,
inout VAR19 ,
inout VAR16 ,
inout VAR13 ,
inout VAR4 ,
inout VAR6 ,
inout VAR17 ,
inout VAR11 ,
inout VAR1 ,
inout VAR20 ,
inout VAR5 ,
inout VAR18 ,
inout VAR3,
inout VAR2,
inout VAR8 ,
inout VAR10 ,
inout VAR7 ,
inout VAR15
);
endmodule | apache-2.0 |
XCopter-HSU/XCopter | documentations/Bumblebee_Documentation/SoPC/NIOS_MCAPI_Base_v07/soc_system/synthesis/submodules/soc_system_jtag_uart_cpu_s0.v | 17,450 | module MODULE4 (
clk,
VAR45,
VAR35,
VAR43,
VAR38,
VAR19,
VAR14
)
;
output VAR43;
output [ 7: 0] VAR38;
output VAR19;
output [ 5: 0] VAR14;
input clk;
input [ 7: 0] VAR45;
input VAR35;
wire VAR43;
wire [ 7: 0] VAR38;
wire VAR19;
wire [ 5: 0] VAR14;
always @(posedge clk)
begin
if (VAR35)
("%VAR28", VAR45);
end
assign VAR14 = {6{1'b0}};
assign VAR38 = {8{1'b0}};
assign VAR43 = 1'b0;
assign VAR19 = 1'b1;
endmodule
module MODULE3 (
clk,
VAR42,
VAR45,
VAR35,
VAR10,
VAR43,
VAR38,
VAR19,
VAR14
)
;
output VAR43;
output [ 7: 0] VAR38;
output VAR19;
output [ 5: 0] VAR14;
input clk;
input VAR42;
input [ 7: 0] VAR45;
input VAR35;
input VAR10;
wire VAR43;
wire [ 7: 0] VAR38;
wire VAR19;
wire [ 5: 0] VAR14;
MODULE4 MODULE1
(
.clk (clk),
.VAR43 (VAR43),
.VAR45 (VAR45),
.VAR35 (VAR35),
.VAR38 (VAR38),
.VAR19 (VAR19),
.VAR14 (VAR14)
);
endmodule
module MODULE1 (
clk,
VAR40,
VAR36,
VAR46,
VAR25,
VAR8,
VAR49
)
;
output VAR46;
output [ 7: 0] VAR25;
output VAR8;
output [ 5: 0] VAR49;
input clk;
input VAR40;
input VAR36;
reg [ 31: 0] VAR30;
wire VAR46;
reg VAR17;
wire [ 7: 0] VAR25;
wire VAR32;
wire [ 31: 0] VAR51;
wire [ 6: 0] VAR56;
wire VAR8;
wire [ 5: 0] VAR49;
always @(posedge clk or negedge VAR36)
begin
if (VAR36 == 0)
begin
VAR30 <= 32'h0;
VAR17 <= 1'b0;
end
else
begin
VAR17 <= VAR40;
if (VAR17)
VAR30 <= VAR30 - 1'b1;
if (VAR32)
VAR30 <= VAR51;
end
end
assign VAR46 = VAR30 == 32'b0;
assign VAR8 = VAR30 > 7'h40;
assign VAR56 = (VAR8) ? 7'h40 : VAR30;
assign VAR49 = VAR56[5 : 0];
assign VAR32 = 1'b0;
assign VAR51 = 32'b0;
assign VAR25 = 8'b0;
endmodule
module MODULE5 (
clk,
VAR42,
VAR40,
VAR36,
VAR4,
VAR31,
VAR46,
VAR25,
VAR8,
VAR49
)
;
output VAR46;
output [ 7: 0] VAR25;
output VAR8;
output [ 5: 0] VAR49;
input clk;
input VAR42;
input VAR40;
input VAR36;
input [ 7: 0] VAR4;
input VAR31;
wire VAR46;
wire [ 7: 0] VAR25;
wire VAR8;
wire [ 5: 0] VAR49;
MODULE1 MODULE2
(
.clk (clk),
.VAR46 (VAR46),
.VAR40 (VAR40),
.VAR25 (VAR25),
.VAR8 (VAR8),
.VAR49 (VAR49),
.VAR36 (VAR36)
);
endmodule
module MODULE2 (
VAR23,
VAR26,
VAR47,
VAR22,
VAR3,
clk,
VAR36,
VAR44,
VAR54,
VAR41,
VAR7,
VAR34
)
;
output VAR44;
output [ 31: 0] VAR54;
output VAR41;
output VAR7;
output VAR34;
input VAR23;
input VAR26;
input VAR47;
input VAR22;
input [ 31: 0] VAR3;
input clk;
input VAR36;
reg VAR13;
wire VAR48;
wire VAR44;
wire [ 31: 0] VAR54;
reg VAR41;
reg VAR7;
reg VAR5;
reg VAR21;
wire VAR46;
wire VAR43;
wire VAR42;
wire VAR40;
wire [ 7: 0] VAR25;
wire [ 7: 0] VAR45;
reg VAR35;
reg VAR50;
reg VAR29;
wire VAR12;
wire VAR20;
reg VAR11;
wire [ 7: 0] VAR38;
wire VAR52;
reg VAR53;
wire VAR10;
reg VAR33;
reg VAR34;
wire VAR8;
wire [ 5: 0] VAR49;
reg VAR37;
reg VAR1;
reg VAR27;
reg VAR6;
reg VAR15;
wire [ 7: 0] VAR4;
reg VAR9;
wire VAR39;
wire VAR2;
wire VAR19;
wire [ 5: 0] VAR14;
reg VAR55;
wire VAR31;
assign VAR10 = VAR52 & ~VAR19;
assign VAR31 = VAR39 & ~VAR8;
assign VAR42 = ~VAR36;
MODULE3 MODULE3
(
.clk (clk),
.VAR43 (VAR43),
.VAR42 (VAR42),
.VAR45 (VAR45),
.VAR35 (VAR35),
.VAR38 (VAR38),
.VAR10 (VAR10),
.VAR19 (VAR19),
.VAR14 (VAR14)
);
MODULE5 MODULE4
(
.clk (clk),
.VAR46 (VAR46),
.VAR42 (VAR42),
.VAR40 (VAR40),
.VAR25 (VAR25),
.VAR8 (VAR8),
.VAR49 (VAR49),
.VAR36 (VAR36),
.VAR4 (VAR4),
.VAR31 (VAR31)
);
assign VAR12 = VAR50 & VAR5;
assign VAR20 = VAR29 & (VAR11 | VAR21);
assign VAR44 = VAR12 | VAR20;
assign VAR48 = VAR2 | VAR39;
always @(posedge clk or negedge VAR36)
begin
if (VAR36 == 0)
VAR11 <= 1'b0;
end
else if (VAR2 & ~VAR46)
VAR11 <= 1'b1;
else if (VAR33)
VAR11 <= 1'b0;
end
always @(posedge clk or negedge VAR36)
begin
if (VAR36 == 0)
begin
VAR53 <= 1'b0;
VAR9 <= 1'b1;
end
else
begin
VAR53 <= VAR52 & ~VAR19;
VAR9 <= ~VAR8;
end
end
always @(posedge clk or negedge VAR36)
begin
if (VAR36 == 0)
begin
VAR5 <= 1'b0;
VAR21 <= 1'b0;
VAR35 <= 1'b0;
VAR37 <= 1'b0;
VAR33 <= 1'b0;
VAR50 <= 1'b0;
VAR29 <= 1'b0;
VAR13 <= 1'b0;
VAR55 <= 1'b0;
VAR41 <= 1'b1;
end
else
begin
VAR5 <= {VAR43,VAR14} <= 8;
VAR21 <= (7'h40 - {VAR8,VAR49}) <= 8;
VAR35 <= 1'b0;
VAR33 <= 1'b0;
VAR41 <= ~(VAR26 & (~VAR22 | ~VAR47) & VAR41);
if (VAR48)
VAR13 <= 1'b1;
if (VAR26 & ~VAR22 & VAR41)
if (VAR23)
begin
VAR29 <= VAR3[0];
VAR50 <= VAR3[1];
if (VAR3[10] & ~VAR48)
VAR13 <= 1'b0;
end
else
begin
VAR35 <= ~VAR43;
VAR55 <= VAR43;
end
if (VAR26 & ~VAR47 & VAR41)
begin
if (~VAR23)
VAR37 <= ~VAR46;
VAR33 <= ~VAR23;
end
end
end
assign VAR45 = VAR3[7 : 0];
assign VAR40 = (VAR26 & ~VAR47 & VAR41 & ~VAR23) ? ~VAR46 : 1'b0;
assign VAR54 = VAR33 ? { {9{1'b0}},VAR8,VAR49,VAR37,VAR55,~VAR43,~VAR46,1'b0,VAR13,VAR12,VAR20,VAR25 } : { {9{1'b0}},(7'h40 - {VAR43,VAR14}),VAR37,VAR55,~VAR43,~VAR46,1'b0,VAR13,VAR12,VAR20,{6{1'b0}},VAR50,VAR29 };
always @(posedge clk or negedge VAR36)
begin
if (VAR36 == 0)
VAR34 <= 0;
end
else
VAR34 <= ~VAR43;
end
always @(posedge clk)
begin
VAR15 <= 1'b0;
VAR6 <= 1'b0;
VAR27 <= VAR9 ? VAR38 : {8{VAR53}};
VAR1 <= 1'b0;
end
assign VAR52 = VAR1;
assign VAR39 = VAR6;
assign VAR4 = VAR27;
assign VAR2 = VAR15;
always @(VAR46)
begin
VAR7 = ~VAR46;
end
endmodule | gpl-2.0 |
hpeng2/ECE492_Group4_Project | ECE_492_Project_new/niosII_system/synthesis/submodules/niosII_system_video_rgb_resampler_0.v | 7,569 | module MODULE1 (
clk,
reset,
VAR16,
VAR4,
VAR5,
VAR13,
VAR11,
VAR21,
VAR15,
VAR12,
VAR19,
VAR6,
VAR17,
VAR2
);
parameter VAR3 = 15;
parameter VAR14 = 29;
parameter VAR20 = 0;
parameter VAR1 = 1;
parameter VAR10 = 10'h3FF;
input clk;
input reset;
input [VAR3:0] VAR16;
input VAR4;
input VAR5;
input [VAR20:0] VAR13;
input VAR11;
input VAR21;
output VAR15;
output reg [VAR14:0] VAR12;
output reg VAR19;
output reg VAR6;
output reg [VAR1:0] VAR17;
output reg VAR2;
wire [ 9: 0] VAR8;
wire [ 9: 0] VAR7;
wire [ 9: 0] VAR22;
wire [ 9: 0] VAR9;
wire [VAR14:0] VAR18;
always @(posedge clk)
begin
if (reset)
begin
VAR12 <= 'b0;
VAR19 <= 1'b0;
VAR6 <= 1'b0;
VAR17 <= 'b0;
VAR2 <= 1'b0;
end
else if (VAR21 | ~VAR2)
begin
VAR12 <= VAR18;
VAR19 <= VAR4;
VAR6 <= VAR5;
VAR17 <= VAR13;
VAR2 <= VAR11;
end
end
assign VAR15 = VAR21 | ~VAR2;
assign VAR8 = {VAR16[15:11], VAR16[15:11]};
assign VAR7 = {VAR16[10: 5], VAR16[10: 7]};
assign VAR22 = {VAR16[ 4: 0], VAR16[ 4: 0]};
assign VAR9 = VAR10;
assign VAR18[29:20] = VAR8[ 9: 0];
assign VAR18[19:10] = VAR7[ 9: 0];
assign VAR18[ 9: 0] = VAR22[ 9: 0];
endmodule | gpl-2.0 |
Cognoscan/BoostDSP | verilog/src/smallFilters/SmallLpf2nd.v | 3,835 | module MODULE1 #(
parameter VAR2 = 8, parameter VAR5 = 8, parameter VAR11 = 16, parameter VAR4 = 1 )
(
input clk, input rst, input en, input signed [VAR11-1:0] VAR10, output signed [VAR11-1:0] VAR8 );
reg signed [VAR11+VAR2-1:0] VAR1;
reg signed [VAR11+VAR5-1:0] VAR12;
reg signed [VAR11+1:0] VAR7;
wire signed [VAR11-1:0] VAR6;
wire signed [VAR11+VAR2:0] VAR9;
wire signed [VAR11+VAR5:0] VAR3;
assign VAR9 = VAR1 + VAR7;
assign VAR3 = VAR12 + VAR6;
always @(posedge clk) begin
if (rst) begin
VAR7 <= 'd0;
VAR1 <= 'd0;
VAR12 <= 'd0;
end
else if (en) begin
VAR7 <= VAR10 - VAR6 - VAR8;
if (VAR4) begin
VAR1 <= (^VAR9[VAR11+VAR2-:2])
? {VAR9[VAR11+VAR2], {(VAR11+VAR2-1){VAR9[VAR11+VAR2-1]}}}
: VAR9;
VAR12 <= (^VAR3[VAR11+VAR5-:2])
? {VAR3[VAR11+VAR5], {(VAR11+VAR5-1){VAR3[VAR11+VAR5-1]}}}
: VAR3;
end
else begin
VAR1 <= VAR9;
VAR12 <= VAR3;
end
end
end
assign VAR6 = VAR1 >>> VAR2;
assign VAR8 = VAR12 >>> VAR5;
endmodule | apache-2.0 |
e33b1711/rfnoc_pp_channelizer | sysgen_models/syntheses/checkpoint/sysgen/syntheses.v | 30,730 | module MODULE5 (
input VAR208,
input [32-1:0] VAR100,
input [1-1:0] VAR90,
input [1-1:0] VAR165,
input [8-1:0] VAR214,
input [1-1:0] VAR48,
input [1-1:0] VAR129
);
wire [1-1:0] VAR166;
wire [1-1:0] VAR236;
wire [1-1:0] VAR229;
wire [1-1:0] VAR173;
wire [8-1:0] VAR128;
wire VAR231;
wire [32-1:0] VAR58;
assign VAR231 = VAR208;
assign VAR58 = VAR100;
assign VAR229 = VAR90;
assign VAR173 = VAR165;
assign VAR128 = VAR214;
assign VAR166 = VAR48;
assign VAR236 = VAR129;
endmodule
module MODULE11 (
input VAR129,
input [32-1:0] VAR100,
input VAR90,
input [1-1:0] VAR165,
input [1-1:0] VAR92,
input [8-1:0] VAR214,
input [1-1:0] VAR208
);
wire [1-1:0] VAR221;
wire VAR44;
wire [32-1:0] VAR147;
wire [1-1:0] VAR7;
wire VAR107;
wire [1-1:0] VAR166;
wire [8-1:0] VAR128;
assign VAR44 = VAR129;
assign VAR147 = VAR100;
assign VAR107 = VAR90;
assign VAR7 = VAR165;
assign VAR166 = VAR92;
assign VAR128 = VAR214;
assign VAR221 = VAR208;
endmodule
module MODULE12 (
input [32-1:0] VAR217,
output [16-1:0] VAR114,
output [16-1:0] VAR138
);
wire [16-1:0] VAR142;
wire [16-1:0] VAR77;
wire [16-1:0] VAR183;
wire [16-1:0] VAR158;
wire [32-1:0] VAR58;
assign VAR114 = VAR142;
assign VAR138 = VAR77;
assign VAR58 = VAR217;
VAR176 VAR111 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR28(VAR158),
.VAR177(VAR77)
);
VAR176 VAR88 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR28(VAR183),
.VAR177(VAR142)
);
VAR141 #(
.VAR19(0),
.VAR108(15),
.VAR222(32),
.VAR157(16)
)
VAR139 (
.VAR4(VAR58),
.VAR30(VAR158)
);
VAR141 #(
.VAR19(16),
.VAR108(31),
.VAR222(32),
.VAR157(16)
)
VAR209 (
.VAR4(VAR58),
.VAR30(VAR183)
);
endmodule
module MODULE6 (
input [21-1:0] VAR114,
input [21-1:0] VAR138,
input VAR41,
input VAR154,
output [32-1:0] VAR79
);
wire [16-1:0] VAR135;
wire [21-1:0] VAR162;
wire [21-1:0] VAR134;
wire VAR23;
wire VAR238;
wire [16-1:0] VAR179;
wire [32-1:0] VAR147;
wire [16-1:0] VAR211;
wire [16-1:0] VAR142;
assign VAR79 = VAR147;
assign VAR162 = VAR114;
assign VAR134 = VAR138;
assign VAR23 = VAR41;
assign VAR238 = VAR154;
VAR193 VAR80 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR237(VAR211),
.VAR217(VAR142),
.VAR30(VAR147)
);
VAR226 #(
.VAR160(0),
.VAR220(2),
.VAR32(15),
.VAR2(21),
.VAR64(2),
.VAR11(13),
.VAR125(16),
.VAR15(0),
.VAR73(VAR56),
.VAR213(VAR25)
)
VAR132 (
.VAR203(1'b0),
.en(1'b1),
.din(VAR162),
.clk(VAR23),
.VAR49(VAR238),
.dout(VAR179)
);
VAR226 #(
.VAR160(0),
.VAR220(2),
.VAR32(15),
.VAR2(21),
.VAR64(2),
.VAR11(13),
.VAR125(16),
.VAR15(0),
.VAR73(VAR56),
.VAR213(VAR25)
)
VAR228 (
.VAR203(1'b0),
.en(1'b1),
.din(VAR134),
.clk(VAR23),
.VAR49(VAR238),
.dout(VAR135)
);
VAR206 VAR88 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR28(VAR135),
.VAR177(VAR142)
);
VAR206 VAR148 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR28(VAR179),
.VAR177(VAR211)
);
endmodule
module MODULE9 (
input VAR208,
input [1-1:0] VAR129,
input [32-1:0] VAR100,
input [1-1:0] VAR90,
input [1-1:0] VAR165,
input VAR41,
input VAR154,
output VAR53,
output VAR96,
output [32-1:0] VAR3,
output VAR123
);
wire [1-1:0] VAR113;
wire VAR238;
wire [16-1:0] VAR142;
wire [16-1:0] VAR77;
wire [21-1:0] VAR162;
wire [21-1:0] VAR134;
wire VAR231;
wire VAR121;
wire [32-1:0] VAR147;
wire VAR63;
wire VAR36;
wire VAR190;
wire VAR204;
wire VAR10;
wire VAR8;
wire VAR76;
wire VAR212;
wire VAR38;
wire VAR115;
wire [1-1:0] VAR236;
wire [32-1:0] VAR58;
wire [1-1:0] VAR229;
wire [1-1:0] VAR7;
wire VAR23;
assign VAR53 = VAR231;
assign VAR96 = VAR121;
assign VAR3 = VAR147;
assign VAR123 = VAR38;
assign VAR115 = VAR208;
assign VAR236 = VAR129;
assign VAR58 = VAR100;
assign VAR229 = VAR90;
assign VAR7 = VAR165;
assign VAR23 = VAR41;
assign VAR238 = VAR154;
MODULE12 MODULE5 (
.VAR217(VAR58),
.VAR114(VAR142),
.VAR138(VAR77)
);
MODULE6 MODULE7 (
.VAR114(VAR162),
.VAR138(VAR134),
.VAR41(VAR23),
.VAR154(VAR238),
.VAR79(VAR147)
);
VAR6 VAR54 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR99(VAR113)
);
VAR156 VAR51 (
.VAR14(VAR113),
.VAR216(VAR212),
.VAR219(VAR142),
.VAR198(VAR77),
.VAR35(VAR236),
.VAR117(VAR229),
.VAR153(VAR115),
.rst(VAR204),
.clk(VAR23),
.VAR49(VAR238),
.VAR127(VAR212),
.VAR137(VAR231),
.VAR39(VAR162),
.VAR163(VAR134),
.VAR210(VAR121),
.VAR5(VAR38),
.VAR180(VAR10),
.VAR189(VAR8),
.VAR224(VAR76),
.VAR34(VAR63),
.VAR172(VAR36),
.VAR37(VAR190)
);
VAR110 VAR199 (
.VAR203(1'b0),
.VAR120(VAR7),
.clk(VAR23),
.VAR49(VAR238),
.VAR99(VAR204)
);
endmodule
module MODULE8 (
input [32-1:0] VAR217,
input VAR41,
input VAR154,
output [18-1:0] VAR114,
output [18-1:0] VAR138
);
wire [32-1:0] VAR147;
wire VAR23;
wire VAR238;
wire [18-1:0] VAR179;
wire [18-1:0] VAR174;
wire [16-1:0] VAR1;
wire [16-1:0] VAR77;
wire [16-1:0] VAR118;
wire [16-1:0] VAR42;
assign VAR114 = VAR179;
assign VAR138 = VAR174;
assign VAR147 = VAR217;
assign VAR23 = VAR41;
assign VAR238 = VAR154;
VAR226 #(
.VAR160(0),
.VAR220(2),
.VAR32(0),
.VAR2(16),
.VAR64(2),
.VAR11(0),
.VAR125(18),
.VAR15(0),
.VAR73(VAR171),
.VAR213(VAR25)
)
VAR132 (
.VAR203(1'b0),
.en(1'b1),
.din(VAR1),
.clk(VAR23),
.VAR49(VAR238),
.dout(VAR179)
);
VAR226 #(
.VAR160(0),
.VAR220(2),
.VAR32(0),
.VAR2(16),
.VAR64(2),
.VAR11(0),
.VAR125(18),
.VAR15(0),
.VAR73(VAR171),
.VAR213(VAR25)
)
VAR81 (
.VAR203(1'b0),
.en(1'b1),
.din(VAR77),
.clk(VAR23),
.VAR49(VAR238),
.dout(VAR174)
);
VAR176 VAR111 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR28(VAR118),
.VAR177(VAR77)
);
VAR176 VAR61 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR28(VAR42),
.VAR177(VAR1)
);
VAR141 #(
.VAR19(0),
.VAR108(15),
.VAR222(32),
.VAR157(16)
)
VAR161 (
.VAR4(VAR147),
.VAR30(VAR118)
);
VAR141 #(
.VAR19(16),
.VAR108(31),
.VAR222(32),
.VAR157(16)
)
VAR151 (
.VAR4(VAR147),
.VAR30(VAR42)
);
endmodule
module MODULE2 (
input [34-1:0] VAR114,
input [34-1:0] VAR138,
output [32-1:0] VAR79
);
wire [34-1:0] VAR142;
wire [16-1:0] VAR183;
wire [16-1:0] VAR158;
wire [34-1:0] VAR211;
wire [32-1:0] VAR147;
wire [34-1:0] VAR185;
wire [34-1:0] VAR18;
assign VAR79 = VAR147;
assign VAR185 = VAR114;
assign VAR18 = VAR138;
VAR193 VAR80 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR237(VAR183),
.VAR217(VAR158),
.VAR30(VAR147)
);
VAR194 VAR88 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR28(VAR18),
.VAR177(VAR142)
);
VAR194 VAR148 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR28(VAR185),
.VAR177(VAR211)
);
VAR141 #(
.VAR19(15),
.VAR108(30),
.VAR222(34),
.VAR157(16)
)
VAR139 (
.VAR4(VAR142),
.VAR30(VAR158)
);
VAR141 #(
.VAR19(15),
.VAR108(30),
.VAR222(34),
.VAR157(16)
)
VAR209 (
.VAR4(VAR211),
.VAR30(VAR183)
);
endmodule
module MODULE13 (
input VAR53,
input [1-1:0] VAR165,
input VAR41,
input VAR154,
output [1-1:0] VAR96,
output [1-1:0] VAR123,
output [4-1:0] VAR3
);
wire VAR238;
wire [4-1:0] VAR195;
wire VAR175;
wire [1-1:0] VAR7;
wire VAR23;
wire [1-1:0] VAR204;
wire [1-1:0] VAR155;
wire [1-1:0] VAR170;
wire [4-1:0] VAR105;
wire [1-1:0] VAR188;
assign VAR96 = VAR204;
assign VAR123 = VAR155;
assign VAR3 = VAR195;
assign VAR175 = VAR53;
assign VAR7 = VAR165;
assign VAR23 = VAR41;
assign VAR238 = VAR154;
VAR215 VAR26 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR99(VAR105)
);
VAR86 VAR126 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR99(VAR188)
);
VAR89 #(
.VAR75("VAR149"),
.VAR178(VAR184),
.VAR181(4)
)
counter (
.VAR203(1'b0),
.rst(VAR7),
.en(VAR175),
.clk(VAR23),
.VAR49(VAR238),
.VAR99(VAR195)
);
VAR144 delay (
.VAR203(1'b0),
.VAR27(VAR188),
.rst(VAR7),
.en(VAR155),
.clk(VAR23),
.VAR49(VAR238),
.VAR85(VAR170)
);
VAR110 VAR199 (
.VAR203(1'b0),
.VAR120(VAR170),
.clk(VAR23),
.VAR49(VAR238),
.VAR99(VAR204)
);
VAR234 VAR59 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR131(VAR105),
.VAR191(VAR195),
.VAR99(VAR155)
);
endmodule
module MODULE4 (
input [1-1:0] VAR208,
input VAR129,
input [32-1:0] VAR100,
input VAR90,
input [1-1:0] VAR165,
input VAR41,
input VAR154,
output VAR53,
output VAR96,
output [32-1:0] VAR3
);
wire [32-1:0] VAR147;
wire VAR38;
wire [1-1:0] VAR7;
wire VAR23;
wire VAR115;
wire VAR235;
wire VAR44;
wire [32-1:0] VAR55;
wire [1-1:0] VAR221;
wire VAR121;
wire VAR175;
wire VAR238;
wire [18-1:0] VAR179;
wire [18-1:0] VAR174;
wire [34-1:0] VAR185;
wire [34-1:0] VAR18;
wire [1-1:0] VAR207;
wire [1-1:0] VAR155;
wire [4-1:0] VAR195;
wire VAR205;
wire VAR68;
wire VAR230;
wire VAR20;
wire VAR204;
assign VAR53 = VAR115;
assign VAR96 = VAR44;
assign VAR3 = VAR55;
assign VAR221 = VAR208;
assign VAR121 = VAR129;
assign VAR147 = VAR100;
assign VAR38 = VAR90;
assign VAR7 = VAR165;
assign VAR23 = VAR41;
assign VAR238 = VAR154;
MODULE8 MODULE5 (
.VAR217(VAR147),
.VAR41(VAR23),
.VAR154(VAR238),
.VAR114(VAR179),
.VAR138(VAR174)
);
MODULE2 MODULE7 (
.VAR114(VAR185),
.VAR138(VAR18),
.VAR79(VAR55)
);
MODULE13 MODULE4 (
.VAR53(VAR175),
.VAR165(VAR7),
.VAR41(VAR23),
.VAR154(VAR238),
.VAR96(VAR207),
.VAR123(VAR155),
.VAR3(VAR195)
);
VAR152 VAR43 (
.VAR35(VAR121),
.VAR117(VAR38),
.VAR241(VAR179),
.VAR83(VAR174),
.VAR216(VAR207),
.VAR106(VAR155),
.VAR52(VAR195),
.VAR153(VAR221),
.rst(VAR204),
.VAR225(VAR23),
.VAR112(VAR238),
.clk(VAR23),
.VAR49(VAR238),
.VAR137(VAR115),
.VAR127(VAR175),
.VAR210(VAR44),
.VAR5(VAR235),
.VAR233(VAR185),
.VAR232(VAR18),
.VAR186(VAR205),
.VAR202(VAR68),
.VAR45(VAR230),
.VAR116(VAR20)
);
VAR110 VAR199 (
.VAR203(1'b0),
.VAR120(VAR7),
.clk(VAR23),
.VAR49(VAR238),
.VAR99(VAR204)
);
endmodule
module MODULE7 (
input [1-1:0] VAR87,
input [8-1:0] VAR50,
input VAR41,
input VAR154,
output [1-1:0] VAR133
);
wire [2-1:0] VAR195;
wire [1-1:0] VAR168;
wire [8-1:0] VAR128;
wire VAR23;
wire VAR238;
wire [1-1:0] VAR105;
wire [1-1:0] VAR155;
wire [1-1:0] VAR170;
wire [1-1:0] VAR166;
wire [1-1:0] VAR7;
wire [2-1:0] VAR82;
wire [8-1:0] VAR103;
assign VAR133 = VAR170;
assign VAR166 = VAR87;
assign VAR128 = VAR50;
assign VAR23 = VAR41;
assign VAR238 = VAR154;
VAR86 VAR26 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR99(VAR105)
);
VAR89 #(
.VAR75("VAR164"),
.VAR178(VAR184),
.VAR181(2)
)
counter (
.VAR203(1'b0),
.rst(VAR168),
.en(VAR170),
.clk(VAR23),
.VAR49(VAR238),
.VAR99(VAR195)
);
VAR144 delay (
.VAR203(1'b0),
.VAR27(VAR105),
.rst(VAR168),
.en(VAR7),
.clk(VAR23),
.VAR49(VAR238),
.VAR85(VAR170)
);
VAR84 VAR98 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR24(VAR166),
.VAR71(VAR155),
.VAR30(VAR7)
);
VAR201 VAR59 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR131(VAR128),
.VAR191(VAR103),
.VAR99(VAR155)
);
VAR72 VAR17 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR131(VAR195),
.VAR191(VAR82),
.VAR99(VAR168)
);
VAR78 address (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR99(VAR103)
);
VAR102 VAR122 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR99(VAR82)
);
endmodule
module MODULE1 (
input [1-1:0] VAR208,
input [1-1:0] VAR129,
input [32-1:0] VAR100,
input [1-1:0] VAR90,
input [1-1:0] VAR165,
input [1-1:0] VAR48,
input [8-1:0] VAR214,
input VAR41,
input VAR154,
output VAR53,
output VAR96,
output [32-1:0] VAR3,
output VAR123,
output [1-1:0] VAR133
);
wire VAR29;
wire [8-1:0] VAR240;
wire VAR223;
wire VAR204;
wire VAR91;
wire VAR104;
wire [8-1:0] VAR105;
wire VAR23;
wire VAR238;
wire VAR121;
wire [32-1:0] VAR55;
wire VAR38;
wire VAR115;
wire [1-1:0] VAR170;
wire VAR231;
wire VAR44;
wire [32-1:0] VAR147;
wire VAR107;
wire [1-1:0] VAR229;
wire [1-1:0] VAR173;
wire [1-1:0] VAR166;
wire [8-1:0] VAR128;
wire [1-1:0] VAR7;
wire [1-1:0] VAR221;
wire [1-1:0] VAR236;
wire [32-1:0] VAR58;
assign VAR53 = VAR231;
assign VAR96 = VAR44;
assign VAR3 = VAR147;
assign VAR123 = VAR107;
assign VAR133 = VAR7;
assign VAR221 = VAR208;
assign VAR236 = VAR129;
assign VAR58 = VAR100;
assign VAR229 = VAR90;
assign VAR173 = VAR165;
assign VAR166 = VAR48;
assign VAR128 = VAR214;
assign VAR23 = VAR41;
assign VAR238 = VAR154;
MODULE9 MODULE10 (
.VAR208(VAR115),
.VAR129(VAR236),
.VAR100(VAR58),
.VAR90(VAR229),
.VAR165(VAR7),
.VAR41(VAR23),
.VAR154(VAR238),
.VAR53(VAR231),
.VAR96(VAR121),
.VAR3(VAR55),
.VAR123(VAR38)
);
MODULE4 MODULE8 (
.VAR208(VAR221),
.VAR129(VAR121),
.VAR100(VAR55),
.VAR90(VAR38),
.VAR165(VAR7),
.VAR41(VAR23),
.VAR154(VAR238),
.VAR53(VAR115),
.VAR96(VAR44),
.VAR3(VAR147)
);
MODULE7 MODULE11 (
.VAR87(VAR166),
.VAR50(VAR128),
.VAR41(VAR23),
.VAR154(VAR238),
.VAR133(VAR170)
);
VAR93 #(
.VAR75("VAR124"),
.VAR218(13),
.VAR192(1),
.VAR130(8),
.VAR66(4),
.VAR143(8),
.VAR31(4)
)
VAR167 (
.VAR60(VAR204),
.VAR47(VAR91),
.VAR150(VAR104),
.VAR140(VAR105),
.VAR101(VAR229),
.VAR22(VAR23),
.VAR49(VAR238),
.VAR74(VAR29),
.VAR182(VAR240),
.VAR16(VAR107),
.VAR57(VAR223)
);
VAR69 VAR26 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR99(VAR105)
);
VAR110 VAR199 (
.VAR203(1'b0),
.VAR120(VAR7),
.clk(VAR23),
.VAR49(VAR238),
.VAR99(VAR204)
);
VAR33 VAR98 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR24(VAR170),
.VAR71(VAR173),
.VAR30(VAR7)
);
VAR84 VAR9 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR24(VAR231),
.VAR71(VAR236),
.VAR30(VAR104)
);
VAR84 VAR94 (
.clk(1'b0),
.VAR49(1'b0),
.VAR203(1'b0),
.VAR24(VAR221),
.VAR71(VAR44),
.VAR30(VAR91)
);
endmodule
module MODULE14 (
input [32-1:0] VAR100,
input [1-1:0] VAR90,
input [1-1:0] VAR165,
input [8-1:0] VAR214,
input [32-1:0] VAR239,
input [1-1:0] VAR48,
input [1-1:0] VAR129,
input [1-1:0] VAR208,
input VAR41,
input VAR154,
output [1-1:0] VAR53,
output [32-1:0] VAR3,
output [1-1:0] VAR123,
output [1-1:0] VAR96
);
wire [1-1:0] VAR166;
wire [1-1:0] VAR236;
wire [32-1:0] VAR147;
wire [1-1:0] VAR107;
wire [1-1:0] VAR231;
wire [1-1:0] VAR173;
wire [8-1:0] VAR128;
wire [32-1:0] VAR119;
wire [32-1:0] VAR58;
wire [1-1:0] VAR229;
wire [1-1:0] VAR7;
wire [1-1:0] VAR221;
wire [1-1:0] VAR44;
wire VAR23;
wire VAR238;
assign VAR58 = VAR100;
assign VAR229 = VAR90;
assign VAR53 = VAR231;
assign VAR173 = VAR165;
assign VAR128 = VAR214;
assign VAR119 = VAR239;
assign VAR166 = VAR48;
assign VAR236 = VAR129;
assign VAR3 = VAR147;
assign VAR123 = VAR107;
assign VAR221 = VAR208;
assign VAR96 = VAR44;
assign VAR23 = VAR41;
assign VAR238 = VAR154;
MODULE5 MODULE6 (
.VAR208(VAR231),
.VAR100(VAR58),
.VAR90(VAR229),
.VAR165(VAR173),
.VAR214(VAR128),
.VAR48(VAR166),
.VAR129(VAR236)
);
MODULE11 MODULE3 (
.VAR129(VAR44),
.VAR100(VAR147),
.VAR90(VAR107),
.VAR165(VAR7),
.VAR92(VAR166),
.VAR214(VAR128),
.VAR208(VAR221)
);
MODULE1 MODULE9 (
.VAR208(VAR221),
.VAR129(VAR236),
.VAR100(VAR58),
.VAR90(VAR229),
.VAR165(VAR173),
.VAR48(VAR166),
.VAR214(VAR128),
.VAR41(VAR23),
.VAR154(VAR238),
.VAR53(VAR231),
.VAR96(VAR44),
.VAR3(VAR147),
.VAR123(VAR107),
.VAR133(VAR7)
);
endmodule
module MODULE3 (
input VAR12,
input VAR97,
input VAR62,
output VAR200,
output VAR136
);
VAR159 #(
.period(1),
.VAR67(1)
)
VAR197 (
.VAR227(VAR12),
.VAR145(VAR97),
.VAR109(VAR62),
.clk(VAR200),
.VAR49(VAR136)
);
endmodule
module MODULE10 (
input [32-1:0] VAR100,
input [1-1:0] VAR90,
input [1-1:0] VAR165,
input [8-1:0] VAR214,
input [32-1:0] VAR239,
input [1-1:0] VAR48,
input [1-1:0] VAR129,
input [1-1:0] VAR208,
input clk,
output [1-1:0] VAR53,
output [32-1:0] VAR3,
output [1-1:0] VAR123,
output [1-1:0] VAR96
);
wire VAR70;
wire VAR46;
MODULE3 MODULE3 (
.VAR12(clk),
.VAR97(1'b1),
.VAR62(1'b0),
.VAR200(VAR70),
.VAR136(VAR46)
);
MODULE14 MODULE14 (
.VAR100(VAR100),
.VAR90(VAR90),
.VAR165(VAR165),
.VAR214(VAR214),
.VAR239(VAR239),
.VAR48(VAR48),
.VAR129(VAR129),
.VAR208(VAR208),
.VAR41(VAR70),
.VAR154(VAR46),
.VAR53(VAR53),
.VAR3(VAR3),
.VAR123(VAR123),
.VAR96(VAR96)
);
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/a211o/sky130_fd_sc_hs__a211o.blackbox.v | 1,324 | module MODULE1 (
VAR4 ,
VAR6,
VAR2,
VAR3,
VAR7
);
output VAR4 ;
input VAR6;
input VAR2;
input VAR3;
input VAR7;
supply1 VAR1;
supply0 VAR5;
endmodule | apache-2.0 |
vad-rulezz/megabot | minsoc/prj/src/blackboxes/ethmac.v | 3,141 | module MODULE1
(
VAR33, VAR42, VAR36, VAR29,
VAR10, VAR17, VAR34, VAR41, VAR19, VAR30, VAR44,
VAR5, VAR13, VAR16,
VAR26, VAR25, VAR37,
VAR7, VAR23, VAR1,
VAR9, VAR31,
VAR4, VAR3, VAR35, VAR6,
VAR2, VAR27, VAR32, VAR11, VAR24, VAR14,
VAR22, VAR40, VAR28, VAR12,
VAR21
,
VAR18, VAR20, VAR8 VAR43
);
parameter VAR15 = 1;
input VAR33; input VAR42; input [31:0] VAR36; output [31:0] VAR29; output VAR44;
input [11:2] VAR10; input [3:0] VAR17; input VAR34; input VAR41; input VAR19; output VAR30;
output [31:0] VAR5;
output [3:0] VAR13;
output VAR16;
input [31:0] VAR25;
output [31:0] VAR26;
output VAR37;
output VAR7;
input VAR23;
input VAR1;
wire [29:0] VAR38;
output [2:0] VAR9; output [1:0] VAR31; VAR43
input VAR4; output [3:0] VAR3; output VAR35; output VAR6;
input VAR2; input [3:0] VAR27; input VAR32; input VAR11;
input VAR24; input VAR14;
input VAR40; output VAR22; output VAR28; output VAR12;
output VAR21;
input VAR18; output VAR20; input [VAR39 - 1:0] VAR8; VAR43
endmodule | gpl-2.0 |
trivoldus28/pulsarch-verilog | design/sys/iop/ccx/rtl/pcx_buf_fpio.v | 2,118 | module MODULE1(
VAR5, VAR4,
VAR3, VAR1
);
output [VAR2-1:0]VAR5;
output VAR4;
input [VAR2-1:0]VAR3;
input VAR1;
assign VAR5[VAR2-1:0] = VAR3[VAR2-1:0];
assign VAR4 = VAR1;
endmodule | gpl-2.0 |
danidim13/labo-digitales | Experimento4Final/Experimento4/Module_ROM.v | 3,085 | module MODULE1
(
input wire[15:0] VAR9,
output reg [27:0] VAR10
);
always @ ( VAR9 )
begin
case (VAR9)
0: VAR10 = { VAR12 ,24'd4000 };
1: VAR10 = { VAR17 ,VAR18, 16'h0001};
2: VAR10 = { VAR17 ,VAR7, 16'h0000};
3: VAR10 = { VAR17 ,VAR14, 16'h00ff };
4: VAR10 = { VAR17 ,VAR6, 13'b0,VAR13};
5: VAR10 = { VAR19 ,VAR4, 16'h0000 };
6: VAR10 = { VAR17 ,VAR14, 16'h01ff };
7: VAR10 = { VAR17 ,VAR6, 13'b0,VAR2};
8: VAR10 = { VAR19 ,VAR4, 16'h0000 };
9: VAR10 = { VAR17 ,VAR14, 16'h02ff };
10: VAR10 = { VAR17 ,VAR6, 13'b0,VAR16};
11: VAR10 = { VAR19 ,VAR4, 16'h0000 };
12: VAR10 = { VAR17 ,VAR14, 16'h03ff };
13: VAR10 = { VAR17 ,VAR6, 13'b0,VAR11};
14: VAR10 = { VAR19 ,VAR4, 16'h0000 };
15: VAR10 = { VAR12 , 24'd4000 };
16: VAR10 = { VAR8 , 8'd15, 16'b0 };
17: VAR10 = { VAR3 , 8'd0,VAR6,VAR7};
18: VAR10 = { VAR5 ,VAR7,VAR7,VAR18};
19: VAR10 = { VAR20 , 8'd17,VAR7,VAR14 };
20: VAR10 = { VAR1 , 24'd0 };
default:
VAR10 = { VAR15 , 24'b10101010 }; endcase
end
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/a2bb2oi/sky130_fd_sc_ms__a2bb2oi_2.v | 2,477 | module MODULE1 (
VAR6 ,
VAR5,
VAR4,
VAR11 ,
VAR3 ,
VAR9,
VAR1,
VAR10 ,
VAR8
);
output VAR6 ;
input VAR5;
input VAR4;
input VAR11 ;
input VAR3 ;
input VAR9;
input VAR1;
input VAR10 ;
input VAR8 ;
VAR2 VAR7 (
.VAR6(VAR6),
.VAR5(VAR5),
.VAR4(VAR4),
.VAR11(VAR11),
.VAR3(VAR3),
.VAR9(VAR9),
.VAR1(VAR1),
.VAR10(VAR10),
.VAR8(VAR8)
);
endmodule
module MODULE1 (
VAR6 ,
VAR5,
VAR4,
VAR11 ,
VAR3
);
output VAR6 ;
input VAR5;
input VAR4;
input VAR11 ;
input VAR3 ;
supply1 VAR9;
supply0 VAR1;
supply1 VAR10 ;
supply0 VAR8 ;
VAR2 VAR7 (
.VAR6(VAR6),
.VAR5(VAR5),
.VAR4(VAR4),
.VAR11(VAR11),
.VAR3(VAR3)
);
endmodule | apache-2.0 |
scalable-networks/ext | uhd/fpga/usrp2/control_lib/nsgpio16LE.v | 4,380 | module MODULE1
(input VAR7, input VAR9,
input VAR15, input VAR8, input [3:0] VAR17, input VAR20, input [15:0] VAR12,
output reg [15:0] VAR3, output reg VAR16,
input [31:0] VAR13, input [31:0] VAR5, input [31:0] VAR14,
inout [31:0] VAR4
);
reg [31:0] VAR2, VAR1, VAR6, VAR22, VAR11;
wire VAR19 = VAR15 & VAR8; wire VAR21 = VAR19 & VAR20;
always @(posedge VAR7 or posedge VAR9)
if (VAR9)
begin
VAR2 <= 32'h0;
VAR1 <= 32'h0;
VAR6 <= 32'h0;
VAR22 <= 32'h0;
end
else if (VAR21)
case( VAR17[3:1] )
3'b000 :
VAR1[15:0] <= VAR12;
3'b001 :
VAR1[31:16] <= VAR12;
3'b010 :
VAR6[15:0] <= VAR12;
3'b011 :
VAR6[31:16] <= VAR12;
3'b100 :
VAR2[15:0] <= VAR12;
3'b101 :
VAR2[31:16] <= VAR12;
3'b110 :
VAR22[15:0] <= VAR12;
3'b111 :
VAR22[31:16] <= VAR12;
endcase
always @(posedge VAR7)
case (VAR17[3:1])
3'b000 :
VAR3 <= VAR11[15:0];
3'b001 :
VAR3 <= VAR11[31:16];
3'b010 :
VAR3 <= VAR6[15:0];
3'b011 :
VAR3 <= VAR6[31:16];
3'b100 :
VAR3 <= VAR2[15:0];
3'b101 :
VAR3 <= VAR2[31:16];
3'b110 :
VAR3 <= VAR22[15:0];
3'b111 :
VAR3 <= VAR22[31:16];
endcase
always @(posedge VAR7 or posedge VAR9)
if (VAR9)
VAR16 <= 1'b0;
else
VAR16 <= VAR19 & !VAR16;
always @(posedge VAR7)
VAR11 <= VAR4;
integer VAR23;
reg [31:0] VAR10;
always @(VAR2 or VAR1 or VAR14 or VAR5 or VAR13 or VAR6 or VAR22)
for(VAR23=0;VAR23<32;VAR23=VAR23+1)
VAR10[VAR23] <= VAR6[VAR23] ? (VAR22[VAR23] ? (VAR2[VAR23] ? VAR14[VAR23] : VAR5[VAR23]) :
(VAR2[VAR23] ? VAR13[VAR23] : VAR1[VAR23]) )
: 1'VAR18;
assign VAR4 = VAR10;
endmodule | gpl-2.0 |
grvmind/amber-cycloneiii | trunk/hw/vlog/amber23/a23_core.v | 21,458 | module MODULE1
(
input VAR183,
input VAR207, input VAR121,
input VAR78,
output [31:0] VAR119,
output [3:0] VAR140,
output VAR111,
input [31:0] VAR76,
output [31:0] VAR13,
output VAR9,
output VAR237,
input VAR156,
input VAR79
);
wire [31:0] VAR195;
wire VAR18;
wire [31:0] VAR84; wire [31:0] VAR213;
wire VAR151;
wire [31:0] VAR188;
wire VAR174;
wire VAR85;
wire VAR234;
wire [3:0] VAR11;
wire VAR113; wire VAR82; wire VAR14; wire VAR124; wire [31:0] VAR222;
wire VAR131; wire [1:0] VAR21;
wire VAR185;
wire VAR23;
wire VAR55;
wire VAR16;
wire VAR137;
wire VAR106;
wire [31:0] VAR192;
wire [31:0] VAR193;
wire [4:0] VAR232;
wire VAR103;
wire [3:0] VAR233;
wire [31:0] VAR143;
wire [4:0] VAR204;
wire [3:0] VAR180;
wire [3:0] VAR118;
wire [3:0] VAR197;
wire [3:0] VAR133;
wire [3:0] VAR45;
wire [3:0] VAR235;
wire [1:0] VAR44;
wire [1:0] VAR30;
wire [1:0] VAR203;
wire [8:0] VAR54;
wire [1:0] VAR186;
wire [2:0] VAR20;
wire [3:0] VAR206;
wire [1:0] VAR56;
wire [1:0] VAR212;
wire [2:0] VAR46;
wire [2:0] VAR32;
wire VAR169;
wire VAR7;
wire VAR173;
wire VAR92;
wire VAR159;
wire VAR52;
wire VAR142;
wire [14:0] VAR25;
wire [3:0] VAR226;
wire [2:0] VAR63;
wire [2:0] VAR199;
wire [3:0] VAR71;
wire [3:0] VAR161;
wire [3:0] VAR83;
wire [1:0] VAR229;
wire [31:0] VAR163;
wire [31:0] VAR49;
wire VAR58;
wire VAR17;
wire VAR215;
wire VAR157;
wire [7:0] VAR31;
wire [7:0] VAR219;
wire [7:0] VAR239;
wire [31:0] VAR228;
wire [31:0] VAR43;
wire [31:0] VAR149;
wire VAR94;
assign VAR31 = VAR157 ? VAR239 : VAR219;
assign VAR228 = VAR157 ? VAR149 : VAR43;
assign VAR17 = VAR157 | VAR215;
VAR130 VAR190 (
.VAR183 ( VAR183 ),
.VAR38 ( {VAR195[31:2], 2'd0} ),
.VAR107 ( VAR18 ),
.VAR53 ( VAR84 ),
.VAR10 ( VAR213 ),
.VAR127 ( VAR151 ),
.VAR95 ( VAR188 ),
.VAR75 ( VAR174 ),
.VAR100 ( VAR11 ),
.VAR68 ( VAR113 ),
.VAR59 ( VAR82 ),
.VAR5 ( VAR14 ),
.VAR98 ( VAR124 ),
.VAR74 ( VAR222 ),
.VAR78 ( VAR78 ),
.VAR90 ( VAR131 ),
.VAR119 ( VAR119 ),
.VAR140 ( VAR140 ),
.VAR111 ( VAR111 ),
.VAR76 ( VAR76 ),
.VAR13 ( VAR13 ),
.VAR9 ( VAR9 ),
.VAR237 ( VAR237 ),
.VAR156 ( VAR156 ),
.VAR79 ( VAR79 )
);
VAR15 VAR48 (
.VAR183 ( VAR183 ),
.VAR172 ( VAR188 ),
.VAR218 ( VAR195 ),
.VAR221 ( VAR94 ),
.VAR150 ( 1'd0 ),
.VAR114 ( 1'd0 ),
.VAR171 ( 8'd0 ),
.VAR95 ( VAR143 ),
.VAR19 ( VAR204 ),
.VAR207 ( VAR207 ),
.VAR121 ( VAR121 ),
.VAR175 ( VAR131 ),
.VAR191 ( VAR192 ),
.VAR145 ( VAR58 ),
.VAR110 ( VAR21 ),
.VAR231 ( VAR185 ),
.VAR181 ( VAR23 ),
.VAR41 ( VAR193 ),
.VAR217 ( VAR232 ),
.VAR51 ( VAR103 ),
.VAR196 ( VAR233 ),
.VAR184 ( VAR85 ),
.VAR77 ( VAR234 ),
.VAR129 ( VAR180 ),
.VAR167 ( VAR118 ),
.VAR65 ( VAR197 ),
.VAR1 ( VAR133 ),
.VAR66 ( VAR45 ),
.VAR154 ( VAR235 ),
.VAR62 ( VAR44 ),
.VAR37 ( VAR30 ),
.VAR201 ( VAR203 ),
.VAR27 ( VAR54 ),
.VAR141 ( VAR186 ),
.VAR220 ( VAR20 ),
.VAR97 ( VAR206 ),
.VAR115 ( VAR56 ),
.VAR230 ( VAR212 ),
.VAR4 ( VAR46 ),
.VAR202 ( VAR32 ),
.VAR187 ( VAR169 ),
.VAR91 ( VAR7 ),
.VAR223 ( VAR173 ),
.VAR182 ( VAR92 ),
.VAR160 ( VAR52 ),
.VAR116 ( VAR142 ),
.VAR148 ( VAR25 ),
.VAR81 ( VAR226 ),
.VAR108 ( VAR55 ),
.VAR168 ( VAR16 ),
.VAR67 ( VAR137 ),
.VAR209 ( VAR106 ),
.VAR165 ( VAR63 ),
.VAR146 ( VAR199 ),
.VAR236 ( VAR71 ),
.VAR178 ( VAR161 ),
.VAR210 ( VAR83 ),
.VAR125 ( VAR229 ),
.VAR104 ( VAR159 ),
.VAR176 ( VAR215 ),
.VAR47 ( VAR43 ),
.VAR99 ( VAR219 ),
.VAR224 ( VAR157 ),
.VAR179 ( VAR149 ),
.VAR72 ( VAR239 )
);
VAR138 VAR86 (
.VAR183 ( VAR183 ),
.VAR172 ( VAR143 ),
.VAR139 ( VAR204 ),
.VAR227 ( VAR163 ),
.VAR8 ( VAR213 ),
.VAR152 ( VAR49 ),
.VAR2 ( VAR195 ),
.VAR123 ( VAR18 ),
.VAR60 ( VAR84 ),
.VAR120 ( VAR94 ),
.VAR170 ( VAR11 ),
.VAR40 ( VAR113 ),
.VAR88 ( VAR151 ),
.VAR3 ( VAR82 ),
.VAR162 ( VAR174 ),
.VAR29 ( VAR192 ),
.VAR155 ( VAR58 ),
.VAR175 ( VAR131 ),
.VAR198 ( VAR21 ),
.VAR24 ( VAR185 ),
.VAR153 ( VAR23 ),
.VAR136 ( VAR193 ),
.VAR147 ( VAR232 ),
.VAR70 ( VAR103 ),
.VAR64 ( VAR233 ),
.VAR42 ( VAR85 ),
.VAR122 ( VAR234 ),
.VAR144 ( VAR180 ),
.VAR35 ( VAR118 ),
.VAR109 ( VAR197 ),
.VAR132 ( VAR133 ),
.VAR214 ( VAR45 ),
.VAR177 ( VAR235 ),
.VAR208 ( VAR44 ),
.VAR112 ( VAR30 ),
.VAR28 ( VAR203 ),
.VAR194 ( VAR54 ),
.VAR205 ( VAR186 ),
.VAR22 ( VAR20 ),
.VAR105 ( VAR206 ),
.VAR36 ( VAR56 ),
.VAR61 ( VAR212 ),
.VAR134 ( VAR46 ),
.VAR238 ( VAR32 ),
.VAR69 ( VAR169 ),
.VAR225 ( VAR7 ),
.VAR89 ( VAR173 ),
.VAR33 ( VAR92 ),
.VAR57 ( VAR52 ),
.VAR12 ( VAR142 ),
.VAR34 ( VAR25 ),
.VAR211 ( VAR226 ),
.VAR102 ( VAR55 ),
.VAR158 ( VAR16 ),
.VAR73 ( VAR137 ),
.VAR87 ( VAR106 ),
.VAR93 ( VAR159 )
);
VAR26 VAR126 (
.VAR183 ( VAR183 ),
.VAR175 ( VAR131 ),
.VAR200 ( VAR63 ),
.VAR164 ( VAR199 ),
.VAR166 ( VAR71 ),
.VAR6 ( VAR161 ),
.VAR50 ( VAR83 ),
.VAR128 ( VAR229 ),
.VAR135 ( VAR49 ),
.VAR96 ( VAR17 ),
.VAR39 ( VAR31 ),
.VAR80 ( VAR228 ),
.VAR101 ( VAR163 ),
.VAR117 ( VAR14 ),
.VAR189 ( VAR124 ),
.VAR216 ( VAR222 )
);
endmodule | gpl-2.0 |
lvd2/zxevo | fpga/current/spihub/spi2.v | 6,522 | module MODULE1(
VAR4,
VAR2, VAR3, VAR1, VAR6,
VAR13, VAR11,
VAR9,
din, dout );
input VAR4;
output VAR2;
wire VAR2;
output VAR3;
input VAR1;
output reg VAR6;
input VAR13;
output VAR11;
input [1:0] VAR9;
input [7:0] din;
output reg [7:0] dout;
reg [4:0] counter;
wire VAR7;
reg [6:0] VAR14;
reg [7:0] VAR12;
wire VAR8;
wire VAR10;
reg [2:0] VAR5;
begin
begin
begin
end
begin
end
begin
begin
end
begin
begin
end | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/sdfxtp/sky130_fd_sc_ms__sdfxtp.symbol.v | 1,410 | module MODULE1 (
input VAR2 ,
output VAR5 ,
input VAR4,
input VAR6,
input VAR3
);
supply1 VAR9;
supply0 VAR1;
supply1 VAR8 ;
supply0 VAR7 ;
endmodule | apache-2.0 |
mbus/mbus | mbus/verilog/mbus_master_wire_ctrl.v | 1,622 | module MODULE1(
input VAR8,
input VAR1,
input VAR3,
input VAR2,
output reg VAR7,
output reg VAR4,
input VAR6
);
always @ *
begin
if( !VAR8 )
VAR4 <= 1'b1;
end
else if (VAR2==VAR5)
VAR4 <= 1'b1;
else
VAR4 <= VAR3;
if ( !VAR8 )
VAR7 <= 1'b1;
else if (VAR6)
begin
VAR7 <= 0;
end
else
begin
if (VAR2==VAR5)
begin
VAR7 <= 1'b1;
end
else
begin
VAR7 <= VAR1;
end
end
end
endmodule | apache-2.0 |
ShepardSiegel/ocpi | coregen/pcie_4243_axi_k7_x8_250/example_design/PIO_TX_ENGINE.v | 14,405 | module MODULE1 #(
parameter VAR40 = 64,
parameter VAR37 = 1,
parameter VAR23 = VAR40 / 8
)(
input clk,
input VAR26,
input VAR25,
output reg [VAR40-1:0] VAR12,
output reg [VAR23-1:0] VAR8,
output reg VAR51,
output reg VAR13,
output VAR18,
input VAR11,
input VAR48,
output reg VAR47,
input [2:0] VAR4,
input VAR49,
input VAR34,
input [1:0] VAR45,
input [9:0] VAR41,
input [15:0] VAR6,
input [7:0] VAR42,
input [7:0] VAR17,
input [12:0] VAR15,
output [10:0] VAR52,
output [3:0] VAR36,
input [31:0] VAR28,
input [15:0] VAR7
);
localparam VAR43 = 7'b1001010;
localparam VAR1 = 7'b0001010;
localparam VAR16 = 1'b0;
localparam VAR10 = 1'b1;
reg [11:0] VAR21;
reg [6:0] VAR27;
reg VAR20;
reg VAR31;
reg VAR29;
reg VAR14;
wire VAR33;
assign VAR18 = 1'b0;
assign VAR52 = VAR15[12:2];
assign VAR36 = VAR17[3:0];
always @ (VAR36) begin
casex (VAR36[3:0])
4'VAR19 : VAR21 = 12'h004;
4'VAR38 : VAR21 = 12'h003;
4'VAR50 : VAR21 = 12'h003;
4'b0011 : VAR21 = 12'h002;
4'b0110 : VAR21 = 12'h002;
4'b1100 : VAR21 = 12'h002;
4'b0001 : VAR21 = 12'h001;
4'b0010 : VAR21 = 12'h001;
4'b0100 : VAR21 = 12'h001;
4'b1000 : VAR21 = 12'h001;
4'b0000 : VAR21 = 12'h001;
endcase
end
always @ ( posedge clk ) begin
if (!VAR26 )
begin
end else
begin
end end
generate
if (VAR40 == 128) begin : VAR22
always @ ( posedge clk ) begin
if (!VAR26 )
begin
end else
begin
end end
end
endgenerate
generate
if (VAR40 == 64) begin : VAR32
assign VAR33 = VAR31;
end
else if (VAR40 == 128) begin : VAR3
assign VAR33 = VAR14;
end
endgenerate
always @ (VAR36 or VAR15 or VAR33) begin
casex ({VAR33, VAR36[3:0]})
5'VAR44 : VAR27 = 8'h0;
5'VAR9 : VAR27 = {VAR15[6:2], 2'b00};
5'VAR39 : VAR27 = {VAR15[6:2], 2'b00};
5'VAR35 : VAR27 = {VAR15[6:2], 2'b01};
5'VAR24 : VAR27 = {VAR15[6:2], 2'b10};
5'VAR30 : VAR27 = {VAR15[6:2], 2'b11};
endcase end
generate
if (VAR40 == 64) begin : VAR5
reg state;
always @ ( posedge clk ) begin
if (!VAR26 )
begin
end else
begin
case ( state )
VAR16 : begin
if (VAR20)
begin
VAR43 :
VAR1), {1'b0}, VAR4, {4'b0}, VAR49, VAR34, VAR45, {2'b0}, VAR41 };
if (VAR25)
end
else
end else
begin
end
end
VAR10 : begin
if (VAR25)
begin
if (VAR31)
end
else
end else
end
default : begin
end
endcase
end end
end
else if (VAR40 == 128) begin : VAR2
reg VAR46;
always @ ( posedge clk ) begin
if (!VAR26 )
begin
end else
begin
if (VAR29 | VAR46)
begin
if (VAR25)
begin
VAR43 :
VAR1), {1'b0}, VAR4, {4'b0}, VAR49, VAR34, VAR45, {2'b0}, VAR41 };
if (VAR14)
end
else
end else
end else
begin
end end end
end
endgenerate
endmodule | lgpl-3.0 |
hanw/connectal | verilog/PutInverter.v | 1,813 | module MODULE1(VAR7,
VAR8,
VAR2,
VAR6,
VAR4,
VAR9,
VAR5,
VAR1
);
parameter VAR3 = 1;
input VAR7;
input VAR8;
output [VAR3-1 : 0] VAR9;
input [VAR3-1 : 0] VAR2;
input VAR5;
input VAR6;
output VAR1;
output VAR4;
assign VAR9 = VAR2;
assign VAR1 = VAR6;
assign VAR4 = VAR5;
endmodule | mit |
aquaxis/FPGAMAG18 | fmrv32im-artya7.madd33/fmrv32im-artya7.srcs/sources_1/bd/fmrv32im_artya7/ip/fmrv32im_artya7_fmrv32im_0/synth/fmrv32im_artya7_fmrv32im_0.v | 4,816 | module MODULE1 (
VAR13,
VAR1,
VAR5,
VAR3,
VAR16,
VAR17,
VAR7,
VAR2,
VAR11,
VAR18,
VAR15,
VAR14,
VAR19,
VAR6,
VAR8,
VAR4
);
input wire VAR13;
input wire VAR1;
input wire VAR5;
output wire VAR3;
output wire [31 : 0] VAR16;
input wire [31 : 0] VAR17;
input wire VAR7;
input wire VAR2;
output wire VAR11;
output wire [3 : 0] VAR18;
output wire [31 : 0] VAR15;
output wire [31 : 0] VAR14;
input wire [31 : 0] VAR19;
input wire VAR6;
input wire VAR8;
input wire VAR4;
VAR9 #(
.VAR12(1)
) VAR10 (
.VAR13(VAR13),
.VAR1(VAR1),
.VAR5(VAR5),
.VAR3(VAR3),
.VAR16(VAR16),
.VAR17(VAR17),
.VAR7(VAR7),
.VAR2(VAR2),
.VAR11(VAR11),
.VAR18(VAR18),
.VAR15(VAR15),
.VAR14(VAR14),
.VAR19(VAR19),
.VAR6(VAR6),
.VAR8(VAR8),
.VAR4(VAR4)
);
endmodule | mit |
YuxuanLing/trunk | trunk/references/h265enc_v1.0/rtl/tq/premuat3_8.v | 2,376 | module MODULE1(
enable,
VAR2,
VAR8,
VAR3,
VAR7,
VAR1,
VAR5,
VAR6,
VAR9,
VAR4,
o0,
o1,
o2,
o3,
o4,
o5,
o6,
o7
);
input enable;
input VAR2;
input signed [27:0] VAR8;
input signed [27:0] VAR3;
input signed [27:0] VAR7;
input signed [27:0] VAR1;
input signed [27:0] VAR5;
input signed [27:0] VAR6;
input signed [27:0] VAR9;
input signed [27:0] VAR4;
output signed [27:0] o0;
output signed [27:0] o1;
output signed [27:0] o2;
output signed [27:0] o3;
output signed [27:0] o4;
output signed [27:0] o5;
output signed [27:0] o6;
output signed [27:0] o7;
reg signed [27:0] o1;
reg signed [27:0] o2;
reg signed [27:0] o3;
reg signed [27:0] o4;
reg signed [27:0] o5;
reg signed [27:0] o6;
always@(*)
if(VAR2)
begin
o1=VAR7;
o2=VAR5;
o3=VAR9;
o4=VAR3;
o5=VAR1;
o6=VAR6;
end
else
begin
o1=VAR5;
o2=VAR3;
o3=VAR6;
o4=VAR7;
o5=VAR9;
o6=VAR1;
end
assign o0=VAR8;
assign o1=enable?o1:VAR3;
assign o2=enable?o2:VAR7;
assign o3=enable?o3:VAR1;
assign o4=enable?o4:VAR5;
assign o5=enable?o5:VAR6;
assign o6=enable?o6:VAR9;
assign o7=VAR4;
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/a311oi/sky130_fd_sc_ls__a311oi.functional.v | 1,485 | module MODULE1 (
VAR1 ,
VAR5,
VAR4,
VAR10,
VAR11,
VAR7
);
output VAR1 ;
input VAR5;
input VAR4;
input VAR10;
input VAR11;
input VAR7;
wire VAR8 ;
wire VAR6;
and VAR2 (VAR8 , VAR10, VAR5, VAR4 );
nor VAR9 (VAR6, VAR8, VAR11, VAR7);
buf VAR3 (VAR1 , VAR6 );
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/nor2/sky130_fd_sc_ls__nor2.pp.blackbox.v | 1,260 | module MODULE1 (
VAR1 ,
VAR4 ,
VAR6 ,
VAR3,
VAR7,
VAR2 ,
VAR5
);
output VAR1 ;
input VAR4 ;
input VAR6 ;
input VAR3;
input VAR7;
input VAR2 ;
input VAR5 ;
endmodule | apache-2.0 |
EliasVansteenkiste/ConnectionRouter | vtr_flow/benchmarks/arithmetic/generated_circuits/multless_consts/verilog/mult_030.v | 1,493 | module MODULE2 (
VAR9,
VAR3
);
input [31:0] VAR9;
output [31:0]
VAR3;
wire [31:0]
VAR5,
VAR12,
VAR6,
VAR10,
VAR2,
VAR11,
VAR7,
VAR13;
assign VAR5 = VAR9;
assign VAR12 = VAR5 << 11;
assign VAR6 = VAR5 + VAR12;
assign VAR13 = VAR7 << 2;
assign VAR2 = VAR10 - VAR6;
assign VAR7 = VAR2 + VAR11;
assign VAR11 = VAR5 << 6;
assign VAR10 = VAR6 << 2;
assign VAR3 = VAR13;
endmodule
module MODULE1(
VAR9,
VAR3,
clk
);
input [31:0] VAR9;
output [31:0] VAR3;
reg [31:0] VAR3;
input clk;
reg [31:0] VAR1;
wire [30:0] VAR8;
always @(posedge clk) begin
VAR1 <= VAR9;
VAR3 <= VAR8;
end
MODULE2 MODULE1(
.VAR9(VAR1),
.VAR3(VAR8)
);
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/dlxtp/sky130_fd_sc_ls__dlxtp_1.v | 2,162 | module MODULE1 (
VAR8 ,
VAR2 ,
VAR3,
VAR7,
VAR9,
VAR4 ,
VAR1
);
output VAR8 ;
input VAR2 ;
input VAR3;
input VAR7;
input VAR9;
input VAR4 ;
input VAR1 ;
VAR6 VAR5 (
.VAR8(VAR8),
.VAR2(VAR2),
.VAR3(VAR3),
.VAR7(VAR7),
.VAR9(VAR9),
.VAR4(VAR4),
.VAR1(VAR1)
);
endmodule
module MODULE1 (
VAR8 ,
VAR2 ,
VAR3
);
output VAR8 ;
input VAR2 ;
input VAR3;
supply1 VAR7;
supply0 VAR9;
supply1 VAR4 ;
supply0 VAR1 ;
VAR6 VAR5 (
.VAR8(VAR8),
.VAR2(VAR2),
.VAR3(VAR3)
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hvl | models/udp_dff_p_pp_pg_n/sky130_fd_sc_hvl__udp_dff_p_pp_pg_n.blackbox.v | 1,399 | module MODULE1 (
VAR3 ,
VAR4 ,
VAR1 ,
VAR5,
VAR6 ,
VAR2
);
output VAR3 ;
input VAR4 ;
input VAR1 ;
input VAR5;
input VAR6 ;
input VAR2 ;
endmodule | apache-2.0 |
peteasa/parallella-fpga | AdiHDLLib/library/common/ad_tdd_sync.v | 4,011 | module MODULE1 (
clk, VAR1,
sync );
localparam VAR7 = 7;
parameter VAR6 = 100000000;
input clk;
input VAR1;
output sync;
reg [(VAR7-1):0] VAR4 = {VAR7{1'b1}};
reg [31:0] VAR2 = 32'h0;
reg VAR5 = 1'b0;
reg VAR3 = 1'b0;
assign sync = VAR5;
always @(posedge clk) begin
if (VAR1 == 1'b0) begin
VAR2 <= 32'h0;
VAR3 <= 1'b0;
end else begin
VAR2 <= (VAR2 < VAR6) ? (VAR2 + 1) : 32'b0;
VAR3 <= (VAR2 == (VAR6 - 1)) ? 1'b1 : 1'b0;
end
end
always @(posedge clk) begin
if (VAR1 == 1'b0) begin
VAR4 <= 0;
VAR5 <= 0;
end else begin
VAR4 <= (VAR5 == 1'b1) ? VAR4 + 1 : {VAR7{1'h0}};
if(VAR3 == 1'b1) begin
VAR5 <= 1'b1;
end else if(VAR4 == {VAR7{1'b1}}) begin
VAR5 <= 1'b0;
end
end
end
endmodule | lgpl-3.0 |
CospanDesign/nysa-verilog | verilog/wishbone/slave/wb_fpga_nes/rtl/cpu/jp.v | 3,994 | module MODULE1(
input clk, input rst,
input VAR4, input [15:0] VAR3, input VAR13, output reg [7:0] VAR6,
input [7:0] VAR2, input [7:0] VAR5 );
localparam [15:0] VAR1 = 16'h4016;
localparam [15:0] VAR12 = 16'h4017;
reg [15:0] VAR9;
wire VAR10;
reg VAR7;
reg [8:0] VAR8;
reg [8:0] VAR11;
assign VAR10 = (VAR9 != VAR3);
always @ (posedge clk) begin
if (rst) begin
VAR6 <= 0;
VAR9 <= 0;
VAR7 <= 0;
VAR8 <= 0;
VAR11 <= 0;
end
else begin
if (VAR3[15:1] == VAR1[15:1]) begin
VAR6 <= { 7'h00, ((VAR3[0]) ? VAR11[0] : VAR8[0]) };
if (VAR10) begin
if (VAR4 && !VAR3[0]) begin
if (!VAR7) begin
if (VAR13 == 1'b1) begin
VAR7 <= 1;
end
end
else begin
if (VAR13 == 1'b0) begin
VAR7 <= 0;
VAR8 <= {VAR2, 1'b0};
VAR11 <= {VAR5, 1'b0};
end
end
end
else if (!VAR4 && !VAR3[0]) begin
VAR8 <= {1'b1, VAR8[8:1]};
end
else if (!VAR4 && VAR3[0]) begin
VAR11 <= {1'b1, VAR11[8:1]};
end
end
end
VAR9 <= VAR3;
end
end
endmodule | mit |
wgml/sysrek | skin_color_segm/src/rx_nok/phsaligner_nok.v | 9,095 | module MODULE1 # (
parameter VAR28 = 3, parameter VAR2 = 4, parameter VAR20 = 12, parameter VAR5 = "VAR29"
)
(
input wire rst,
input wire clk,
input wire [9:0] VAR25, output reg VAR24,
output reg VAR23,
output reg VAR22 );
localparam VAR1 = 10'b1101010100;
localparam VAR7 = 10'b0010101011;
localparam VAR9 = 10'b0101010100;
localparam VAR17 = 10'b1010101011;
reg VAR32, VAR14;
reg VAR13;
always @ (posedge clk) begin
VAR32 <=((VAR25 == VAR1) || (VAR25 == VAR7) ||
(VAR25 == VAR9) || (VAR25 == VAR17));
VAR14 <=VAR32;
VAR13 <=!VAR14 & VAR32;
end
reg [(VAR20-1):0] VAR3;
reg VAR11;
always @ (posedge clk) begin
if (VAR11)
VAR3 <={VAR20{1'b0}};
end
else
VAR3 <=VAR3 + 1'b1;
end
reg VAR19;
always @ (posedge clk) begin
VAR19 <=(VAR3 == {VAR20{1'b1}});
end
reg [(VAR2-1):0] VAR10;
reg VAR16;
always @ (posedge clk) begin
if(VAR16)
VAR10 <={VAR2{1'b0}};
end
else
VAR10 <=VAR10 + 1'b1;
end
reg VAR21;
always @ (posedge clk) begin
VAR21 <=(VAR10 == {VAR2{1'b1}});
end
localparam VAR33 = 6'b1 << 0;
localparam VAR12 = 6'b1 << 1; localparam VAR15 = 6'b1 << 2;
localparam VAR26 = 6'b1 << 3; localparam VAR6 = 6'b1 << 4;
localparam VAR8 = 6'b1 << 5; localparam VAR18 = 6;
reg [(VAR18-1):0] VAR31 = {{(VAR18-1){1'b0}}, 1'b1}; reg [(VAR18-1):0] VAR35;
reg [8*20:1] VAR30 = "VAR33 ";
always @(VAR31) begin
if (VAR31 == VAR33 ) VAR30 <= "VAR33 ";
end
else if (VAR31 == VAR12 ) VAR30 <= "VAR12 ";
else if (VAR31 == VAR15 ) VAR30 <= "VAR15 ";
else if (VAR31 == VAR26 ) VAR30 <= "VAR26 ";
else if (VAR31 == VAR6 ) VAR30 <= "VAR6 ";
else VAR30 <= "VAR8 ";
end
always @ (posedge clk or posedge rst) begin
if (rst)
VAR31 <= VAR33;
end
else
VAR31 <=VAR35;
end
localparam VAR4 = 1;
reg [(VAR4-1):0] VAR27 = {VAR4{1'b0}};
always @ (*) begin
case (VAR31) VAR33: begin
VAR35 = (VAR19) ? VAR12 : VAR33;
end
VAR12: begin
if(VAR13)
VAR35 = VAR26;
end
else
VAR35 = (VAR19) ? VAR15 : VAR12;
end
VAR15: begin
VAR35 = VAR12;
end
VAR26: begin
if(VAR32)
VAR35 = (VAR21) ? VAR6 : VAR26;
end
else
VAR35 = VAR12;
end
VAR6: begin
VAR35 = (VAR27 == {VAR4{1'b1}}) ? VAR8 : VAR12;
end
VAR8: begin
VAR35 = VAR8; end
endcase
end
reg [2:0] VAR34;
always @ (posedge clk or posedge rst) begin
if(rst) begin
VAR22 <=1'b0; VAR23 <=1'b0;
VAR11 <=1'b1; VAR16 <=1'b1;
VAR23 <=1'b0;
VAR34 <=3'h0;
VAR24 <=1'b0;
VAR27 <={VAR4{1'b0}};
end else begin
case (VAR31) VAR33: begin
VAR11 <=1'b0;
VAR16 <=1'b1;
VAR23 <=1'b0;
VAR22 <=1'b0;
VAR23 <=1'b0;
VAR34 <=3'h0;
VAR24 <=1'b0;
VAR27 <={VAR4{1'b0}};
end
VAR12: begin
VAR11 <=1'b0;
VAR16 <=1'b1;
VAR23 <=1'b0;
VAR22 <=1'b0;
end
VAR15: begin
VAR11 <=1'b1;
VAR23 <=1'b1;
VAR34 <=VAR34 + 1'b1;
VAR24 <=VAR34[2]; end
VAR26: begin
VAR11 <=1'b0;
VAR16 <=1'b0;
end
VAR6: begin
VAR27 <=VAR27 + 1'b1;
end
VAR8: begin
VAR22 <=1'b1;
end
endcase
end
end
endmodule | gpl-2.0 |
oceanborn-mx/sirius | src.verilog/Matrix_Multiplication_Torus/Matrix_Multiplication_Torus/src/arreglo_torus.v | 1,975 | module MODULE1 (
input VAR53, input VAR47, input[3:0] VAR6,VAR13, input[3:0] VAR28,VAR32,
input[3:0] VAR66,VAR74, input[3:0] VAR36,VAR59,
input VAR71, input VAR19, input VAR67, input VAR17, input VAR52, output[7:0] VAR7,VAR69, output[7:0] VAR55,VAR65
);
wire[3:0] VAR14,VAR70,VAR60,VAR30;
wire[3:0] VAR54,VAR73,VAR56,VAR29;
wire[3:0] VAR48,VAR24,VAR8,VAR3;
wire[3:0] VAR57,VAR4,VAR11,VAR10;
wire[3:0] VAR23,VAR68,VAR39,VAR12;
wire[3:0] VAR58,VAR42,VAR20,VAR43;
VAR37 VAR38(VAR53,VAR47,VAR71,VAR13,VAR70);
VAR37 VAR45(VAR53,VAR47,VAR19,VAR14,VAR73);
VAR33 VAR50(VAR70,VAR73,VAR52,VAR48);
VAR37 VAR1(VAR53,VAR47,VAR71,VAR36,VAR11);
VAR37 VAR18(VAR53,VAR47,VAR19,VAR57,VAR39);
VAR33 VAR22(VAR11,VAR39,VAR52,VAR58);
VAR64 VAR49(VAR53,VAR47,VAR67,VAR17,VAR48,VAR58,VAR7);
VAR37 VAR51(VAR53,VAR47,VAR71,VAR28,VAR60);
VAR37 VAR62(VAR53,VAR47,VAR19,VAR30,VAR56);
VAR33 VAR31(VAR60,VAR56,VAR52,VAR24);
VAR37 VAR40(VAR53,VAR47,VAR71,VAR66,VAR57);
VAR37 VAR5(VAR53,VAR47,VAR19,VAR11,VAR23);
VAR33 VAR25(VAR57,VAR23,VAR52,VAR42);
VAR64 VAR26(VAR53,VAR47,VAR67,VAR17,VAR24,VAR42,VAR55);
VAR37 VAR34(VAR53,VAR47,VAR71,VAR6,VAR14);
VAR37 VAR63(VAR53,VAR47,VAR19,VAR70,VAR54);
VAR33 VAR2(VAR14,VAR54,VAR52,VAR8);
VAR37 VAR41(VAR53,VAR47,VAR71,VAR74,VAR4);
VAR37 VAR61(VAR53,VAR47,VAR19,VAR10,VAR68);
VAR33 VAR44(VAR4,VAR68,VAR52,VAR20);
VAR64 VAR9(VAR53,VAR47,VAR67,VAR17,VAR8,VAR20,VAR69);
VAR37 VAR15(VAR53,VAR47,VAR71,VAR32,VAR30);
VAR37 VAR46(VAR53,VAR47,VAR19,VAR60,VAR29);
VAR33 VAR16(VAR30,VAR29,VAR52,VAR3);
VAR37 VAR27(VAR53,VAR47,VAR71,VAR59,VAR10);
VAR37 VAR21(VAR53,VAR47,VAR19,VAR4,VAR12);
VAR33 VAR72(VAR10,VAR12,VAR52,VAR43);
VAR64 VAR35(VAR53,VAR47,VAR67,VAR17,VAR3,VAR43,VAR65);
endmodule | gpl-2.0 |
mossmann/unambiguous-encapsulation | code-search/verilog/lcbbc/lcbbc.v | 4,961 | module MODULE1
parameter VAR16=1024,
parameter VAR27=VAR4, parameter VAR33=VAR8(VAR16)
)
(input clk,
input rst, input [VAR4-1:0] VAR30,
input [VAR4/2-1:0] VAR34,
input VAR10,
output reg [VAR4-1:0] VAR37
);
localparam [2:0]
VAR31 = 0,
VAR22 = 1,
VAR1 = 2,
VAR28 = 3,
VAR3 = 4,
VAR15 = 5,
VAR19 = 6,
VAR26 = 7;
reg [2:0] state, VAR5;
reg [VAR4-1:0] VAR23, VAR35, VAR20, VAR24;
reg [VAR33-1:0] VAR21, VAR17;
reg [VAR33-1:0] VAR7, VAR12;
always @(posedge clk)
if(rst)
begin
state <= VAR31;
VAR23 <= 0;
VAR21 <= 0;
VAR7 <= 0;
VAR20 <= 0;
end
else
begin
state <= VAR5;
VAR23 <= VAR35;
VAR20 <= VAR24;
VAR21 <= VAR17;
VAR7 <= VAR12;
end
reg [VAR4-1:0] VAR32;
reg [VAR4-1:0] VAR29;
reg VAR14, VAR18;
reg [VAR27-1:0] din;
reg [VAR33-1:0] VAR6;
reg [VAR27-1:0] dout;
reg [VAR33-1:0] VAR13, VAR11;
reg [VAR27-1:0] VAR25[0:VAR16-1];
always @(posedge clk)
begin
if (VAR14)
begin
VAR25[VAR6] <= din;
end
else if (VAR18)
begin
dout <= VAR25[VAR13];
end
end
always@*
begin
VAR5 = state;
VAR35 = VAR23;
VAR24 = VAR20;
VAR12 = VAR7;
VAR17 = VAR21;
case(state)
VAR31:
begin
if(VAR10)
begin
VAR6 = 0;
VAR14 = 1;
din = 0;
VAR17 = 1;
VAR5 = VAR22;
end
end
VAR22:
begin
VAR14 = 0;
if( (VAR20 == 1 ) || (VAR21 == VAR16 -1) )
VAR5 = VAR15;
end
else
begin
if(VAR23 == 2**VAR4-1)
VAR24 = VAR20 + 1;
VAR32 = sum(VAR23 ^ VAR20); if( VAR32 >= VAR34 )
begin
VAR29 = VAR23;
VAR35 = VAR23 + 1;
VAR5 = VAR28;
end
else
begin
VAR35 = VAR23 + 1;
VAR5 = VAR1;
end
end
end
VAR1:
begin
VAR5 = VAR22;
end
VAR28:
begin
if(VAR7 < VAR21)
begin
VAR18 = 1;
VAR13 = VAR7;
VAR5 = VAR3;
end
else if(VAR7 == VAR21)
begin
VAR14 = 1;
din = VAR29;
VAR6 = VAR21;
VAR17 = VAR21 + 1;
VAR12 = 0;
VAR5 = VAR22;
end
end
VAR3:
begin
VAR18 = 0;
VAR32 = sum(dout ^ VAR29);
if (VAR32 >= VAR34)
begin
VAR12 = VAR7 + 1;
VAR5 = VAR28;
end
else
begin
VAR12 = 0;
VAR5 = VAR22;
end
end
VAR15:
begin
if( VAR7 < VAR21)
begin
VAR18 = 1;
VAR13 = VAR7;
VAR12 = VAR7 + 1;
VAR5 = VAR19;
end
else
VAR5 = VAR26;
end
VAR19:
begin
VAR18 = 0;
VAR37 = dout;
VAR5 = VAR15;
end
VAR26:
begin
end
endcase
end
function [VAR4-1:0] sum(input [VAR4-1:0] VAR2);
integer VAR9;
reg [VAR4-1:0] VAR36;
begin
VAR36 = 0;
for(VAR9=0; VAR9 < VAR4; VAR9=VAR9+1)
begin
VAR36 = VAR36 + VAR2[VAR9];
end
sum = VAR36;
end
endfunction
endmodule | gpl-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/decap/sky130_fd_sc_hd__decap_6.v | 1,870 | module MODULE1 (
VAR5,
VAR6,
VAR3 ,
VAR2
);
input VAR5;
input VAR6;
input VAR3 ;
input VAR2 ;
VAR1 VAR4 (
.VAR5(VAR5),
.VAR6(VAR6),
.VAR3(VAR3),
.VAR2(VAR2)
);
endmodule
module MODULE1 ();
supply1 VAR5;
supply0 VAR6;
supply1 VAR3 ;
supply0 VAR2 ;
VAR1 VAR4 ();
endmodule | apache-2.0 |
r2t2sdr/r2t2 | fpga/modules/adi_hdl/library/common/ad_gt_es.v | 30,566 | module MODULE1 (
VAR84,
VAR8,
VAR101,
VAR129,
VAR99,
VAR94,
VAR71,
VAR26,
VAR97,
VAR124,
VAR111,
VAR73,
VAR79,
VAR5,
VAR59,
VAR126,
VAR87,
VAR9,
VAR4,
VAR62,
VAR22,
VAR74,
VAR54,
VAR76,
VAR12,
VAR130,
VAR6,
VAR47,
VAR72,
VAR18,
VAR92,
VAR122,
VAR52,
VAR23,
VAR66,
VAR49,
VAR56,
VAR135,
VAR57,
VAR13,
VAR25,
VAR81,
VAR51,
VAR32,
VAR64,
VAR104,
VAR82,
VAR45,
VAR83,
VAR35,
VAR19,
VAR95);
parameter VAR114 = 0;
localparam VAR63 = (VAR114 == 1) ? 12'h03c : 12'h03d; localparam VAR36 = (VAR114 == 1) ? 12'h049 : 12'h036; localparam VAR75 = (VAR114 == 1) ? 12'h04a : 12'h037; localparam VAR16 = (VAR114 == 1) ? 12'h04b : 12'h038; localparam VAR50 = (VAR114 == 1) ? 12'h04c : 12'h039; localparam VAR88 = (VAR114 == 1) ? 12'h04d : 12'h03a; localparam VAR100 = (VAR114 == 1) ? 12'h044 : 12'h031; localparam VAR39 = (VAR114 == 1) ? 12'h045 : 12'h032; localparam VAR96 = (VAR114 == 1) ? 12'h046 : 12'h033; localparam VAR7 = (VAR114 == 1) ? 12'h047 : 12'h034; localparam VAR60 = (VAR114 == 1) ? 12'h048 : 12'h035; localparam VAR38 = (VAR114 == 1) ? 12'h04f : 12'h03c; localparam VAR119 = (VAR114 == 1) ? 12'h097 : 12'h03b; localparam VAR128 = (VAR114 == 1) ? 12'h153 : 12'h151; localparam VAR109 = (VAR114 == 1) ? 12'h152 : 12'h150; localparam VAR103 = (VAR114 == 1) ? 12'h151 : 12'h14f;
localparam VAR107 = 6'h00;
localparam VAR105 = 6'h01;
localparam VAR33 = 6'h02;
localparam VAR28 = 6'h03;
localparam VAR93 = 6'h04;
localparam VAR17 = 6'h05;
localparam VAR40 = 6'h06;
localparam VAR10 = 6'h07;
localparam VAR113 = 6'h08;
localparam VAR120 = 6'h09;
localparam VAR110 = 6'h0a;
localparam VAR86 = 6'h0b;
localparam VAR106 = 6'h0c;
localparam VAR132 = 6'h0d;
localparam VAR46 = 6'h0e;
localparam VAR123 = 6'h0f;
localparam VAR78 = 6'h10;
localparam VAR65 = 6'h11;
localparam VAR108 = 6'h12;
localparam VAR55 = 6'h13;
localparam VAR58 = 6'h14;
localparam VAR2 = 6'h15;
localparam VAR68 = 6'h16;
localparam VAR115 = 6'h17;
localparam VAR30 = 6'h18;
localparam VAR136 = 6'h19;
localparam VAR3 = 6'h1a;
localparam VAR11 = 6'h1b;
localparam VAR133 = 6'h1c;
localparam VAR134 = 6'h1d;
localparam VAR80 = 6'h1e;
localparam VAR89 = 6'h1f;
localparam VAR102 = 6'h20;
localparam VAR15 = 6'h21;
localparam VAR116 = 6'h22;
localparam VAR44 = 6'h23;
localparam VAR27 = 6'h24;
localparam VAR127 = 6'h25;
localparam VAR70 = 6'h26;
localparam VAR21 = 6'h27;
localparam VAR91 = 6'h28;
localparam VAR112 = 6'h29;
localparam VAR43 = 6'h2a;
localparam VAR41 = 6'h2b;
localparam VAR85 = 6'h2c;
localparam VAR53 = 6'h2d;
localparam VAR61 = 6'h2e;
localparam VAR90 = 6'h2f;
localparam VAR42 = 6'h30;
localparam VAR98 = 6'h31;
localparam VAR117 = 6'h32;
localparam VAR118 = 6'h33;
input VAR84;
input VAR8;
output VAR101;
output VAR129;
output [11:0] VAR99;
output [15:0] VAR94;
input [15:0] VAR71;
input VAR26;
output VAR97;
output [31:0] VAR124;
output [ 2:0] VAR111;
input VAR73;
output VAR79;
output [31:0] VAR5;
output [ 3:0] VAR59;
input VAR126;
input VAR87;
input [ 1:0] VAR9;
output VAR4;
output VAR62;
output [31:0] VAR22;
output [ 2:0] VAR74;
input VAR54;
input VAR76;
input [31:0] VAR130;
input [ 1:0] VAR12;
output VAR6;
input VAR47;
input VAR72;
input VAR18;
input VAR92;
input [15:0] VAR122;
input [15:0] VAR52;
input [15:0] VAR23;
input [15:0] VAR66;
input [15:0] VAR49;
input [15:0] VAR56;
input [15:0] VAR135;
input [15:0] VAR57;
input [15:0] VAR13;
input [15:0] VAR25;
input [ 4:0] VAR81;
input [11:0] VAR51;
input [11:0] VAR32;
input [11:0] VAR64;
input [ 7:0] VAR104;
input [ 7:0] VAR82;
input [ 7:0] VAR45;
input [ 1:0] VAR83;
input [31:0] VAR35;
output VAR19;
output VAR95;
reg VAR97 = 'd0;
reg [31:0] VAR124 = 'd0;
reg VAR79 = 'd0;
reg [31:0] VAR5 = 'd0;
reg VAR19 = 'd0;
reg VAR95 = 'd0;
reg VAR131 = 'd0;
reg [31:0] VAR24 = 'd0;
reg [11:0] VAR67 = 'd0;
reg [ 7:0] VAR69 = 'd0;
reg [15:0] VAR77 = 'd0;
reg [15:0] VAR14 = 'd0;
reg [15:0] VAR31 = 'd0;
reg [15:0] VAR20 = 'd0;
reg [15:0] VAR37 = 'd0;
reg [ 5:0] VAR29 = 'd0;
reg VAR101 = 'd0;
reg VAR129 = 'd0;
reg [11:0] VAR99 = 'd0;
reg [15:0] VAR94 = 'd0;
wire VAR48;
wire VAR1;
wire VAR121;
wire [ 7:0] VAR125;
wire [ 7:0] VAR137;
wire [ 7:0] VAR34;
assign VAR111 = 3'd0;
assign VAR59 = 4'hf;
assign VAR4 = 1'd1;
assign VAR62 = 1'd0;
assign VAR22 = 32'd0;
assign VAR74 = 3'd0;
assign VAR6 = 1'd1;
always @(negedge VAR84 or posedge VAR8) begin
if (VAR84 == 0) begin
VAR97 <= 'b0;
VAR124 <= 'd0;
VAR79 <= 'b0;
VAR5 <= 'd0;
end else begin
if ((VAR97 == 1'b1) && (VAR73 == 1'b1)) begin
VAR97 <= 1'b0;
VAR124 <= 32'd0;
end else if (VAR29 == VAR98) begin
VAR97 <= 1'b1;
VAR124 <= VAR24;
end
if ((VAR79 == 1'b1) && (VAR126 == 1'b1)) begin
VAR79 <= 1'b0;
VAR5 <= 32'd0;
end else if (VAR29 == VAR98) begin
VAR79 <= 1'b1;
VAR5 <= {VAR20, VAR37};
end
end
end
always @(negedge VAR84 or posedge VAR8) begin
if (VAR84 == 1'b0) begin
VAR19 <= 'd0;
end else begin
if (VAR87 == 1'b1) begin
VAR19 <= VAR9[1] | VAR9[0];
end
end
end
assign VAR48 = (VAR67 == VAR32) ? VAR131 : 1'b0;
assign VAR1 = (VAR69 == VAR82) ? VAR48 : 1'b0;
assign VAR121 = VAR131 & ~VAR47;
assign VAR125 = ~VAR69 + 1'b1;
assign VAR137 = {1'b1, VAR125[6:0]};
assign VAR34 = (VAR69[7] == 1'b1) ? VAR137 : VAR69;
always @(negedge VAR84 or posedge VAR8) begin
if (VAR84 == 1'b0) begin
VAR95 <= 1'b0;
VAR131 <= 'd0;
VAR24 <= 'd0;
VAR67 <= 'd0;
VAR69 <= 'd0;
end else begin
if (VAR29 == VAR107) begin
VAR95 <= 1'b0;
end else begin
VAR95 <= 1'b1;
end
if (VAR29 == VAR107) begin
VAR131 <= VAR47;
VAR24 <= VAR35;
VAR67 <= VAR51;
VAR69 <= VAR104;
end else if (VAR29 == VAR118) begin
VAR131 <= ~VAR131 | VAR47;
VAR24 <= VAR24 + 3'd4;
if (VAR48 == 1'b1) begin
VAR67 <= VAR51;
end else if (VAR131 == 1'b1) begin
VAR67 <= VAR67 + VAR64;
end
if (VAR48 == 1'b1) begin
VAR69 <= VAR69 + VAR45;
end
end
end
end
always @(negedge VAR84 or posedge VAR8) begin
if (VAR84 == 1'b0) begin
VAR77 <= 'd0;
VAR14 <= 'd0;
VAR31 <= 'd0;
VAR20 <= 'd0;
VAR37 <= 'd0;
end else begin
if ((VAR29 == VAR133) && (VAR26 == 1'b1)) begin
VAR77 <= VAR71;
end
if ((VAR29 == VAR102) && (VAR26 == 1'b1)) begin
VAR14 <= VAR71;
end
if (((VAR29 == VAR93) || (VAR29 == VAR27) ||
(VAR29 == VAR43)) && (VAR26 == 1'b1)) begin
VAR31 <= VAR71;
end
if ((VAR29 == VAR61) && (VAR26 == 1'b1)) begin
VAR20 <= VAR71;
end
if ((VAR29 == VAR42) && (VAR26 == 1'b1)) begin
VAR37 <= VAR71;
end
end
end
always @(negedge VAR84 or posedge VAR8) begin
if (VAR84 == 1'b0) begin
VAR29 <= VAR107;
end else begin
if (VAR18 == 1'b1) begin
VAR29 <= VAR107;
end else begin
case (VAR29)
VAR107: begin if (VAR72 == 1'b1) begin
VAR29 <= VAR105;
end else begin
VAR29 <= VAR107;
end
end
VAR105: begin VAR29 <= VAR33;
end
VAR33: begin if (VAR92 == 1'b1) begin
VAR29 <= VAR28;
end else begin
VAR29 <= VAR11;
end
end
VAR28: begin VAR29 <= VAR93;
end
VAR93: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR17;
end else begin
VAR29 <= VAR93;
end
end
VAR17: begin VAR29 <= VAR40;
end
VAR40: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR10;
end else begin
VAR29 <= VAR40;
end
end
VAR10: begin VAR29 <= VAR113;
end
VAR113: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR120;
end else begin
VAR29 <= VAR113;
end
end
VAR120: begin VAR29 <= VAR110;
end
VAR110: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR86;
end else begin
VAR29 <= VAR110;
end
end
VAR86: begin VAR29 <= VAR106;
end
VAR106: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR132;
end else begin
VAR29 <= VAR106;
end
end
VAR132: begin VAR29 <= VAR46;
end
VAR46: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR123;
end else begin
VAR29 <= VAR46;
end
end
VAR123: begin VAR29 <= VAR78;
end
VAR78: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR65;
end else begin
VAR29 <= VAR78;
end
end
VAR65: begin VAR29 <= VAR108;
end
VAR108: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR55;
end else begin
VAR29 <= VAR108;
end
end
VAR55: begin VAR29 <= VAR58;
end
VAR58: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR2;
end else begin
VAR29 <= VAR58;
end
end
VAR2: begin VAR29 <= VAR68;
end
VAR68: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR115;
end else begin
VAR29 <= VAR68;
end
end
VAR115: begin VAR29 <= VAR30;
end
VAR30: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR136;
end else begin
VAR29 <= VAR30;
end
end
VAR136: begin VAR29 <= VAR3;
end
VAR3: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR11;
end else begin
VAR29 <= VAR3;
end
end
VAR11: begin VAR29 <= VAR133;
end
VAR133: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR134;
end else begin
VAR29 <= VAR133;
end
end
VAR134: begin VAR29 <= VAR80;
end
VAR80: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR89;
end else begin
VAR29 <= VAR80;
end
end
VAR89: begin VAR29 <= VAR102;
end
VAR102: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR15;
end else begin
VAR29 <= VAR102;
end
end
VAR15: begin VAR29 <= VAR116;
end
VAR116: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR44;
end else begin
VAR29 <= VAR116;
end
end
VAR44: begin VAR29 <= VAR27;
end
VAR27: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR127;
end else begin
VAR29 <= VAR27;
end
end
VAR127: begin VAR29 <= VAR70;
end
VAR70: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR21;
end else begin
VAR29 <= VAR70;
end
end
VAR21: begin VAR29 <= VAR91;
end
VAR91: begin if (VAR26 == 1'b0) begin
VAR29 <= VAR91;
end else if (VAR71[3:0] == 4'b0101) begin
VAR29 <= VAR112;
end else begin
VAR29 <= VAR21;
end
end
VAR112: begin VAR29 <= VAR43;
end
VAR43: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR41;
end else begin
VAR29 <= VAR43;
end
end
VAR41: begin VAR29 <= VAR85;
end
VAR85: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR53;
end else begin
VAR29 <= VAR85;
end
end
VAR53: begin VAR29 <= VAR61;
end
VAR61: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR90;
end else begin
VAR29 <= VAR61;
end
end
VAR90: begin VAR29 <= VAR42;
end
VAR42: begin if (VAR26 == 1'b1) begin
VAR29 <= VAR98;
end else begin
VAR29 <= VAR42;
end
end
VAR98: begin VAR29 <= VAR117;
end
VAR117: begin if (VAR87 == 1'b1) begin
VAR29 <= VAR118;
end else begin
VAR29 <= VAR117;
end
end
VAR118: begin if (VAR1 == 1'b1) begin
VAR29 <= VAR107;
end else if (VAR131 == 1'b1) begin
VAR29 <= VAR11;
end else begin
VAR29 <= VAR89;
end
end
default: begin
VAR29 <= VAR107;
end
endcase
end
end
end
always @(negedge VAR84 or posedge VAR8) begin
if (VAR84 == 1'b0) begin
VAR101 <= 'd0;
VAR129 <= 'd0;
VAR99 <= 'd0;
VAR94 <= 'd0;
end else begin
case (VAR29)
VAR28: begin
VAR101 <= 1'b1;
VAR129 <= 1'b0;
VAR99 <= VAR63;
VAR94 <= 16'h0000;
end
VAR17: begin
VAR101 <= 1'b1;
VAR129 <= 1'b1;
VAR99 <= VAR63;
if (VAR114 == 1) begin
VAR94 <= {VAR31[15:10], 2'b11, VAR31[7:5], VAR81};
end else begin
VAR94 <= {VAR31[15:10], 2'b11, VAR31[7:0]};
end
end
VAR10: begin
VAR101 <= 1'b1;
VAR129 <= 1'b1;
VAR99 <= VAR36;
VAR94 <= VAR122;
end
VAR120: begin
VAR101 <= 1'b1;
VAR129 <= 1'b1;
VAR99 <= VAR75;
VAR94 <= VAR52;
end
VAR86: begin
VAR101 <= 1'b1;
VAR129 <= 1'b1;
VAR99 <= VAR16;
VAR94 <= VAR23;
end
VAR132: begin
VAR101 <= 1'b1;
VAR129 <= 1'b1;
VAR99 <= VAR50;
VAR94 <= VAR66;
end
VAR123: begin
VAR101 <= 1'b1;
VAR129 <= 1'b1;
VAR99 <= VAR88;
VAR94 <= VAR49;
end
VAR65: begin
VAR101 <= 1'b1;
VAR129 <= 1'b1;
VAR99 <= VAR100;
VAR94 <= VAR56;
end
VAR55: begin
VAR101 <= 1'b1;
VAR129 <= 1'b1;
VAR99 <= VAR39;
VAR94 <= VAR135;
end
VAR2: begin
VAR101 <= 1'b1;
VAR129 <= 1'b1;
VAR99 <= VAR96;
VAR94 <= VAR57;
end
VAR115: begin
VAR101 <= 1'b1;
VAR129 <= 1'b1;
VAR99 <= VAR7;
VAR94 <= VAR13;
end
VAR136: begin
VAR101 <= 1'b1;
VAR129 <= 1'b1;
VAR99 <= VAR60;
VAR94 <= VAR25;
end
VAR11: begin
VAR101 <= 1'b1;
VAR129 <= 1'b0;
VAR99 <= VAR38;
VAR94 <= 16'h0000;
end
VAR134: begin
VAR101 <= 1'b1;
VAR129 <= 1'b1;
VAR99 <= VAR38;
if (VAR114 == 1) begin
VAR94 <= {VAR67, VAR77[3:0]};
end else begin
VAR94 <= {VAR77[15:12], VAR67};
end
end
VAR89: begin
VAR101 <= 1'b1;
VAR129 <= 1'b0;
VAR99 <= VAR119;
VAR94 <= 16'h0000;
end
VAR15: begin
VAR101 <= 1'b1;
VAR129 <= 1'b1;
VAR99 <= VAR119;
if (VAR114 == 1) begin
VAR94 <= {VAR14[15:11], VAR34[7], VAR121, VAR34[6:0], VAR83};
end else begin
VAR94 <= {VAR81, VAR14[10:9], VAR121, VAR34};
end
end
VAR44: begin
VAR101 <= 1'b1;
VAR129 <= 1'b0;
VAR99 <= VAR63;
VAR94 <= 16'h0000;
end
VAR127: begin
VAR101 <= 1'b1;
VAR129 <= 1'b1;
VAR99 <= VAR63;
if (VAR114 == 1) begin
VAR94 <= {6'd1, VAR31[9:0]};
end else begin
VAR94 <= {VAR31[15:6], 6'd1};
end
end
VAR21: begin
VAR101 <= 1'b1;
VAR129 <= 1'b0;
VAR99 <= VAR128;
VAR94 <= 16'h0000;
end
VAR112: begin
VAR101 <= 1'b1;
VAR129 <= 1'b0;
VAR99 <= VAR63;
VAR94 <= 16'h0000;
end
VAR41: begin
VAR101 <= 1'b1;
VAR129 <= 1'b1;
VAR99 <= VAR63;
if (VAR114 == 1) begin
VAR94 <= {6'd0, VAR31[9:0]};
end else begin
VAR94 <= {VAR31[15:6], 6'd0};
end
end
VAR53: begin
VAR101 <= 1'b1;
VAR129 <= 1'b0;
VAR99 <= VAR109;
VAR94 <= 16'h0000;
end
VAR90: begin
VAR101 <= 1'b1;
VAR129 <= 1'b0;
VAR99 <= VAR103;
VAR94 <= 16'h0000;
end
default: begin
VAR101 <= 1'b0;
VAR129 <= 1'b0;
VAR99 <= 9'h000;
VAR94 <= 16'h0000;
end
endcase
end
end
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/decaphe/sky130_fd_sc_ls__decaphe.functional.pp.v | 1,191 | module MODULE1 (
VAR3,
VAR2,
VAR1 ,
VAR4
);
input VAR3;
input VAR2;
input VAR1 ;
input VAR4 ;
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/nor3b/sky130_fd_sc_lp__nor3b_m.v | 2,251 | module MODULE1 (
VAR8 ,
VAR2 ,
VAR9 ,
VAR3 ,
VAR10,
VAR1,
VAR7 ,
VAR5
);
output VAR8 ;
input VAR2 ;
input VAR9 ;
input VAR3 ;
input VAR10;
input VAR1;
input VAR7 ;
input VAR5 ;
VAR4 VAR6 (
.VAR8(VAR8),
.VAR2(VAR2),
.VAR9(VAR9),
.VAR3(VAR3),
.VAR10(VAR10),
.VAR1(VAR1),
.VAR7(VAR7),
.VAR5(VAR5)
);
endmodule
module MODULE1 (
VAR8 ,
VAR2 ,
VAR9 ,
VAR3
);
output VAR8 ;
input VAR2 ;
input VAR9 ;
input VAR3;
supply1 VAR10;
supply0 VAR1;
supply1 VAR7 ;
supply0 VAR5 ;
VAR4 VAR6 (
.VAR8(VAR8),
.VAR2(VAR2),
.VAR9(VAR9),
.VAR3(VAR3)
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/einvn/sky130_fd_sc_hd__einvn.pp.blackbox.v | 1,289 | module MODULE1 (
VAR2 ,
VAR1 ,
VAR7,
VAR4,
VAR5,
VAR3 ,
VAR6
);
output VAR2 ;
input VAR1 ;
input VAR7;
input VAR4;
input VAR5;
input VAR3 ;
input VAR6 ;
endmodule | apache-2.0 |
schelleg/pynq_tutorial | Pynq-Z1/vivado/pynq_tutorial/ip/arduino_io_switch_1.0/src/arduino_switch_analog_bit.v | 2,729 | module MODULE1(
input [1:0] VAR8, input VAR14, output reg VAR10, output reg VAR2,
output VAR3, input VAR7, input VAR1, output VAR9, input VAR13, input VAR4, output VAR11, input VAR12, input VAR5 );
reg [2:0] VAR6;
assign {VAR11,VAR9, VAR3} = VAR6;
always @(VAR8, VAR7, VAR12, VAR13)
case (VAR8)
2'h0: VAR10 = VAR7; 2'h1: VAR10 = VAR7; 2'h2: VAR10 = VAR13; 2'h3: VAR10 = VAR12; endcase
always @(VAR8, VAR14)
begin
VAR6 = {3{1'b0}};
case (VAR8)
2'h0: VAR6[0] = VAR14; 2'h1: VAR6[0] = VAR14; 2'h2: VAR6[1] = VAR14; 2'h3: VAR6[2] = VAR14; endcase
end
always @(VAR8, VAR1, VAR5, VAR4)
case (VAR8)
2'h0: VAR2 = VAR1; 2'h1: VAR2 = VAR1; 2'h2: VAR2 = VAR4; 2'h3: VAR2 = VAR5; endcase
endmodule | bsd-3-clause |
dries007/Basys3 | VGA/VGA.srcs/sources_1/ip/clk_wiz_1/clk_wiz_1_clk_wiz.v | 6,345 | module MODULE1
( input VAR26,
output VAR73
);
VAR42 VAR37
(.VAR39 (VAR25),
.VAR4 (VAR26));
wire [15:0] VAR65;
wire VAR58;
wire VAR69;
wire VAR21;
wire VAR79;
wire VAR59;
wire VAR64;
wire VAR48;
wire VAR34;
wire VAR7;
wire VAR49;
wire VAR53;
wire VAR32;
wire VAR28;
wire VAR61;
wire VAR22;
wire VAR52;
wire VAR72;
wire VAR9;
VAR19
.VAR36 ("VAR6"),
.VAR8 ("VAR1"),
.VAR30 ("VAR6"),
.VAR40 (5),
.VAR56 (32.000),
.VAR57 (0.000),
.VAR15 ("VAR6"),
.VAR20 (128.000),
.VAR47 (0.000),
.VAR55 (0.500),
.VAR35 ("VAR6"),
.VAR60 (10.0))
VAR11
(
.VAR77 (VAR79),
.VAR68 (VAR64),
.VAR27 (VAR31),
.VAR18 (VAR48),
.VAR24 (VAR34),
.VAR13 (VAR7),
.VAR62 (VAR49),
.VAR46 (VAR53),
.VAR67 (VAR32),
.VAR44 (VAR28),
.VAR33 (VAR61),
.VAR50 (VAR22),
.VAR29 (VAR52),
.VAR51 (VAR59),
.VAR12 (VAR25),
.VAR70 (1'b0),
.VAR71 (1'b1),
.VAR43 (7'h0),
.VAR45 (1'b0),
.VAR75 (1'b0),
.VAR66 (16'h0),
.VAR5 (VAR65),
.VAR17 (VAR58),
.VAR38 (1'b0),
.VAR78 (1'b0),
.VAR3 (1'b0),
.VAR10 (1'b0),
.VAR23 (VAR69),
.VAR2 (VAR21),
.VAR54 (VAR9),
.VAR74 (VAR72),
.VAR41 (1'b0),
.VAR63 (1'b0));
VAR14 VAR16
(.VAR39 (VAR59),
.VAR4 (VAR79));
VAR14 VAR76
(.VAR39 (VAR73),
.VAR4 (VAR31));
endmodule | mit |
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu9t5v0 | cells/dlya/gf180mcu_fd_sc_mcu9t5v0__dlya_1.behavioral.v | 1,098 | module MODULE1( VAR4, VAR3 );
input VAR4;
output VAR3;
VAR2 VAR5(.VAR4(VAR4),.VAR3(VAR3));
VAR2 VAR1(.VAR4(VAR4),.VAR3(VAR3)); | apache-2.0 |
olajep/oh | src/common/hdl/oh_clockor.v | 1,214 | module MODULE1 #(parameter VAR7 = 1) (
input [VAR7-1:0] VAR5, output VAR4
);
localparam VAR3 = VAR8;
generate
if(VAR3 & (VAR7==4))
begin : VAR10
VAR6 VAR2 (
.VAR4 (VAR4),
.VAR5 (VAR5[3:0]));
end else if(VAR3 & (VAR7==2))
begin : VAR10
VAR9 VAR2 (
.VAR4 (VAR4),
.VAR5 (VAR5[1:0]));
end else
begin : VAR1
assign VAR4 = |(VAR5[VAR7-1:0]);
end
endgenerate
endmodule | mit |
praveendath92/securePUF | ipcore_dir/SysMon/example_design/SysMon_exdes.v | 4,831 | module MODULE1(
VAR22, VAR8, VAR9, VAR17, VAR2, VAR16, VAR21, VAR5, VAR19, VAR3, VAR18, VAR14, VAR10, VAR23, VAR15, VAR4);
input VAR15;
input VAR4;
input [6:0] VAR22;
input VAR8;
input VAR9;
input [15:0] VAR17;
input VAR2;
output VAR16;
output [4:0] VAR21;
output [15:0] VAR5;
output VAR19;
output VAR3;
output VAR18;
output VAR14;
output VAR10;
output VAR23;
wire VAR20;
wire [2:0] VAR7;
wire VAR13;
wire VAR1;
wire VAR12;
assign VAR20 = 0;
VAR11
VAR6 (
.VAR22(VAR22[6:0]),
.VAR8(VAR8),
.VAR9(VAR9),
.VAR17(VAR17[15:0]),
.VAR2(VAR2),
.VAR16(VAR16),
.VAR21(VAR21[4:0]),
.VAR5(VAR5[15:0]),
.VAR19(VAR19),
.VAR3(VAR3),
.VAR18(VAR18),
.VAR14(VAR14),
.VAR10(VAR10),
.VAR23(VAR23),
.VAR15(VAR15),
.VAR4(VAR4)
);
endmodule | gpl-2.0 |
kielfriedt/ece472 | lab5/alu_ctl.v | 2,116 | module MODULE1(VAR5, VAR10, VAR1);
input [1:0] VAR5;
input [5:0] VAR10;
output [2:0] VAR1;
reg [2:0] VAR1;
parameter VAR2 = 6'd32;
parameter VAR13 = 6'd34;
parameter VAR8 = 6'd36;
parameter VAR12 = 6'd37;
parameter VAR9 = 6'd42;
parameter VAR14 = 3'b010;
parameter VAR6 = 3'b110;
parameter VAR7 = 3'b000;
parameter VAR4 = 3'b001;
parameter VAR3 = 3'b111;
always @(VAR5 or VAR10)
begin
case (VAR5)
2'b00 : VAR1 = VAR14;
2'b01 : VAR1 = VAR6;
2'b10 : case (VAR10)
VAR2 : VAR1 = VAR14;
VAR13 : VAR1 = VAR6;
VAR8 : VAR1 = VAR7;
VAR12 : VAR1 = VAR4;
VAR9 : VAR1 = VAR3;
default VAR1 = 3'VAR11;
endcase
default VAR1 = 3'VAR11;
endcase
end
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/nand4/sky130_fd_sc_hs__nand4.blackbox.v | 1,245 | module MODULE1 (
VAR5,
VAR1,
VAR7,
VAR6,
VAR3
);
output VAR5;
input VAR1;
input VAR7;
input VAR6;
input VAR3;
supply1 VAR4;
supply0 VAR2;
endmodule | apache-2.0 |
jakubfi/mera400f | src/mem_dummy_sram.v | 1,286 | module MODULE1(
input clk,
output VAR23, VAR20, VAR12, VAR6, VAR15,
output [17:0] VAR11,
inout [15:0] VAR10,
input [0:3] VAR8,
input [0:15] VAR21,
output [0:15] VAR3,
input [0:15] VAR9,
input VAR22, VAR18, VAR17,
output VAR2
);
assign VAR23 = 0;
assign VAR6 = 0;
assign VAR15 = 0;
assign VAR12 = ~VAR19;
assign VAR20 = ~VAR14;
assign VAR2 = ~(VAR2 & (~VAR18 | ~VAR22));
reg [1:0] state = VAR5;
reg VAR19, VAR14, VAR2;
reg [0:15] VAR4;
always @ (posedge clk) begin
case (state)
if (~VAR18) begin
state <= VAR13;
VAR14 <= 1;
end else if (~VAR22) begin
state <= VAR7;
VAR19 <= 1;
end
end
VAR4 <= VAR10;
VAR2 <= 1;
state <= VAR1;
end
VAR19 <= 0;
VAR2 <= 1;
state <= VAR1;
end
VAR14 <= 0;
if (VAR18 & VAR22) begin
VAR2 <= 0;
state <= VAR5;
end
end
endcase
end
assign VAR11[17:0] = {2'b00, ~VAR21};
assign VAR10 = VAR19 ? ~VAR9 : 16'VAR16;
assign VAR3 = ~VAR18 ? ~VAR4 : 16'hffff;
endmodule | gpl-2.0 |
lerwys/bpm-sw-old-backup | hdl/ip_cores/pcie/7a200ffg1156/pcie_core/source/pcie_core_pipe_sync.v | 27,151 | module MODULE1 #
(
parameter VAR70 = "VAR90", parameter VAR35 = "VAR85", parameter VAR26 = "VAR3", parameter VAR13 = 0, parameter VAR92 = 0, parameter VAR41 = 1, parameter VAR16 = 3, parameter VAR43 = 0, parameter VAR45 = 0
)
(
input VAR107,
input VAR78,
input VAR29,
input VAR52,
input VAR25,
input VAR7,
input VAR1,
input VAR20,
input VAR104,
input VAR31,
input VAR63,
input VAR89,
input VAR53,
input VAR8,
input VAR82,
input VAR30,
input VAR68,
input VAR36,
input VAR21,
input VAR39,
output VAR12,
output VAR95,
output VAR34,
output VAR11,
output VAR57,
output VAR51,
output VAR83,
output VAR8,
output [ 5:0] VAR17,
output VAR72,
output VAR2,
output VAR74,
output VAR24,
output VAR65,
output VAR9,
output VAR19,
output VAR39,
output [ 6:0] VAR6
);
reg VAR28;
reg VAR69;
reg VAR23;
reg VAR50;
reg VAR40;
reg VAR22;
reg VAR33;
reg VAR14;
reg VAR4;
reg VAR32;
reg VAR76;
reg VAR58;
reg VAR18;
reg VAR75;
reg VAR91;
reg VAR59;
reg VAR67;
reg VAR84;
reg VAR103;
reg VAR93;
reg VAR56;
reg VAR10;
reg VAR62;
reg VAR102;
reg VAR38;
reg VAR37;
reg VAR79;
reg VAR109;
reg VAR66;
reg VAR42;
reg VAR49;
reg VAR46;
reg VAR64;
reg VAR60;
reg VAR54;
reg VAR77;
reg VAR73;
reg VAR110 = 1'd0;
reg VAR80 = 1'd0;
reg [ 5:0] VAR71 = 6'd0;
reg VAR97 = 1'd0;
reg VAR87 = 1'd0;
reg [ 6:0] VAR5 = 7'd0;
localparam VAR105 = 6'b000001;
localparam VAR48 = 6'b000010;
localparam VAR96 = 6'b000100;
localparam VAR101 = 6'b001000; localparam VAR47 = 6'b010000;
localparam VAR61 = 6'b100000;
localparam VAR81 = 7'b0000001;
localparam VAR88 = 7'b0000010;
localparam VAR15 = 7'b0000100;
localparam VAR86 = 7'b0001000;
localparam VAR55 = 7'b0010000;
localparam VAR100 = 7'b0100000;
localparam VAR94 = 7'b1000000;
always @ (posedge VAR107)
begin
if (!VAR78)
begin
VAR28 <= 1'd0;
VAR69 <= 1'd0;
VAR23 <= 1'd0;
VAR50 <= 1'd0;
VAR40 <= 1'd0;
VAR76 <= 1'd0;
VAR58 <= 1'd0;
VAR18 <= 1'd0;
VAR75 <= 1'd0;
VAR91 <= 1'd0;
VAR37 <= 1'd0;
VAR79 <= 1'd0;
VAR109 <= 1'd0;
VAR66 <= 1'd0;
VAR42 <= 1'd0;
VAR49 <= 1'd0;
VAR22 <= 1'd0;
VAR33 <= 1'd0;
VAR14 <= 1'd0;
VAR4 <= 1'd0;
VAR32 <= 1'd0;
VAR59 <= 1'd0;
VAR67 <= 1'd0;
VAR84 <= 1'd0;
VAR103 <= 1'd0;
VAR93 <= 1'd0;
VAR46 <= 1'd0;
VAR64 <= 1'd0;
VAR60 <= 1'd0;
VAR54 <= 1'd0;
VAR77 <= 1'd0;
VAR73 <= 1'd0;
VAR56 <= 1'd0;
VAR10 <= 1'd0;
VAR62 <= 1'd0;
VAR102 <= 1'd0;
VAR38 <= 1'd0;
end
else
begin
VAR28 <= VAR52;
VAR69 <= VAR25;
VAR23 <= VAR7;
VAR50 <= VAR1;
VAR40 <= VAR20;
VAR76 <= VAR31;
VAR58 <= VAR63;
VAR18 <= VAR89;
VAR75 <= VAR53;
VAR91 <= VAR8;
VAR37 <= VAR82;
VAR79 <= VAR30;
VAR109 <= VAR68;
VAR66 <= VAR36;
VAR42 <= VAR21;
VAR49 <= VAR39;
VAR22 <= VAR28;
VAR33 <= VAR69;
VAR14 <= VAR23;
VAR4 <= VAR50;
VAR32 <= VAR40;
VAR59 <= VAR76;
VAR67 <= VAR58;
VAR84 <= VAR18;
VAR103 <= VAR75;
VAR93 <= VAR91;
VAR46 <= VAR37;
VAR64 <= VAR79;
VAR60 <= VAR109;
VAR54 <= VAR66;
VAR77 <= VAR42;
VAR73 <= VAR49;
VAR56 <= VAR59;
VAR10 <= VAR67;
VAR62 <= VAR84;
VAR102 <= VAR103;
VAR38 <= VAR93;
end
end
generate if ((VAR16 == 3) || (VAR35 == "VAR85"))
begin : VAR108
always @ (posedge VAR107)
begin
if (!VAR78)
begin
VAR71 <= VAR105;
VAR110 <= 1'd0;
VAR80 <= 1'd0;
end
else
begin
case (VAR71)
VAR105 :
begin
if (VAR59)
begin
VAR71 <= VAR48;
VAR110 <= 1'd0;
VAR80 <= 1'd0;
end
else
begin
VAR71 <= VAR105;
VAR110 <= VAR110;
VAR80 <= VAR80;
end
end
VAR48 :
begin
VAR71 <= (VAR14 ? VAR96 : VAR48);
VAR110 <= 1'd0;
VAR80 <= 1'd0;
end
VAR96 :
begin
VAR71 <= (((!VAR62 && VAR84) || (((VAR70 == "VAR44") || (VAR70 == "VAR27")) && (VAR13 == 1) && VAR29)) ? VAR101 : VAR96);
VAR110 <= 1'd0;
VAR80 <= 1'd0;
end
VAR101 :
begin
VAR71 <= (((!VAR10 && VAR67) || (VAR13 == 1) || (!VAR104)) ? VAR47 : VAR101);
VAR110 <= 1'd0;
VAR80 <= 1'd0;
end
VAR47 :
begin
if (((VAR70 == "VAR44") || (VAR70 == "VAR27")) && (VAR13 == 1) && !VAR29)
VAR71 <= ((!VAR38 && VAR93) || (!VAR104) ? VAR61 : VAR47);
end
else
VAR71 <= ((!VAR102 && VAR103) || (!VAR104) ? VAR61 : VAR47);
VAR110 <= 1'd0;
VAR80 <= 1'd0;
end
VAR61 :
begin
if ((!VAR102 && VAR103) || (!VAR104) || VAR29 || (((VAR70 == "VAR44") || (VAR70 == "VAR27")) && (VAR13 == 1)) || (VAR43 == 1))
begin
VAR71 <= VAR105;
VAR110 <= !VAR29;
VAR80 <= 1'd1;
end
else
begin
VAR71 <= VAR61;
VAR110 <= !VAR29;
VAR80 <= 1'd0;
end
end
default :
begin
VAR71 <= VAR105;
VAR110 <= 1'd0;
VAR80 <= 1'd0;
end
endcase
end
end
end
else
begin : VAR106
always @ (posedge VAR107)
begin
VAR71 <= VAR105;
VAR110 <= 1'd0;
VAR80 <= 1'd0;
end
end
endgenerate
generate if ((VAR16 == 3) && (VAR26 == "VAR85"))
begin : VAR99
always @ (posedge VAR107)
begin
if (!VAR78)
begin
VAR5 <= VAR81;
VAR97 <= 1'd0;
VAR87 <= 1'd0;
end
else
begin
case (VAR5)
VAR81 :
begin
if (VAR46)
begin
VAR5 <= VAR88;
VAR97 <= 1'd0;
VAR87 <= 1'd0;
end
else if (VAR22 && VAR33 && ((VAR4 == 1'd1) && (VAR50 == 1'd0)))
begin
VAR5 <= VAR88;
VAR97 <= 1'd0;
VAR87 <= 1'd0;
end
else
begin
VAR5 <= VAR81;
VAR97 <= VAR4 ? 1'd0 : VAR97;
VAR87 <= VAR4 ? 1'd0 : VAR87;
end
end
VAR88 :
begin
VAR5 <= ((!VAR4 && VAR32) ? VAR15 : VAR88);
VAR97 <= 1'd0;
VAR87 <= 1'd0;
end
VAR15 :
begin
VAR5 <= ((!VAR64 && VAR79) ? VAR86 : VAR15);
VAR97 <= 1'd0;
VAR87 <= 1'd0;
end
VAR86 :
begin
if (VAR29)
begin
VAR5 <= ((!VAR54 && VAR66) ? VAR55 : VAR86);
VAR97 <= 1'd0;
VAR87 <= 1'd0;
end
else
begin
VAR5 <= ((!VAR60 && VAR109) ? VAR55 : VAR86);
VAR97 <= 1'd0;
VAR87 <= 1'd0;
end
end
VAR55 :
begin
if (VAR29)
begin
VAR5 <= VAR81;
VAR97 <= 1'd0;
VAR87 <= 1'd1;
end
else if ((!VAR60 && VAR109) || (VAR45 == 1))
begin
VAR5 <= ((VAR41 == 1) ? VAR81 : VAR100);
VAR97 <= (VAR41 == 1);
VAR87 <= (VAR41 == 1);
end
else
begin
VAR5 <= VAR55;
VAR97 <= 1'd1;
VAR87 <= 1'd0;
end
end
VAR100 :
begin
if (!VAR54 && VAR66)
begin
VAR5 <= VAR94;
VAR97 <= 1'd1;
VAR87 <= 1'd0;
end
else
begin
VAR5 <= VAR100;
VAR97 <= 1'd0;
VAR87 <= 1'd0;
end
end
VAR94 :
begin
if ((!VAR60 && VAR109) || (VAR45 == 1))
begin
VAR5 <= VAR81;
VAR97 <= 1'd1;
VAR87 <= 1'd1;
end
else
begin
VAR5 <= VAR94;
VAR97 <= 1'd1;
VAR87 <= 1'd0;
end
end
default :
begin
VAR5 <= VAR81;
VAR97 <= 1'd0;
VAR87 <= 1'd0;
end
endcase
end
end
end
else
begin : VAR98
always @ (posedge VAR107)
begin
VAR5 <= VAR81;
VAR97 <= 1'd0;
VAR87 <= 1'd0;
end
end
endgenerate
assign VAR34 = ((VAR13 == 1) || (!VAR22 && (VAR35 == "VAR3"))) ? 1'd0 : 1'd1;
assign VAR57 = 1'd0;
assign VAR51 = (VAR71 == VAR96);
assign VAR12 = (((VAR70 == "VAR44") || (VAR70 == "VAR27")) && (VAR13 == 1) && VAR29) ? (VAR71 == VAR96) : 1'd0;
assign VAR11 = VAR13 ? 1'd0 : (VAR71 == VAR101);
assign VAR95 = VAR13 ? 1'd0 : (VAR71 == VAR47);
assign VAR83 = VAR13 ? 1'd0 : VAR110;
assign VAR8 = VAR80;
assign VAR17 = VAR71;
assign VAR2 = ((VAR92 == 1) || (!VAR22) || (VAR26 == "VAR3")) ? 1'd0 : 1'd1;
assign VAR74 = !VAR22 || (VAR26 == "VAR3");
assign VAR24 = (VAR5 == VAR15);
assign VAR72 = VAR92 ? 1'd0 : (!VAR29 ? (VAR5 == VAR86) : (VAR77 && (VAR5 == VAR86)));
assign VAR65 = VAR92 ? 1'd0 : VAR97;
assign VAR9 = VAR22 && (VAR26 == "VAR85");
assign VAR39 = VAR87;
assign VAR19 = (VAR5 == VAR100);
assign VAR6 = VAR5;
endmodule | lgpl-3.0 |
cybero/Verilog | src/BRAM + checker/rtl/bram_controller.v | 1,291 | module MODULE1(clk, reset, VAR4, VAR5, VAR2);
input wire clk, reset, VAR4;
output reg VAR5;
output reg [3:0] VAR2;
localparam [1:0]
VAR7 = 2'b00,
VAR3 = 2'b01,
VAR6 = 2'b10;
reg [1:0] VAR1;
reg [3:0] counter;
always@(posedge clk, posedge reset)
if(reset)
begin
VAR2<=0;
counter<=0;
VAR1<=VAR7;
VAR5<=0;
end
else begin
case(VAR1)
VAR7:
if(VAR4==1'b1)begin
VAR1<=VAR3;
end
VAR3:
begin
VAR5<=0;
counter<=counter+1'b1;
VAR1<=VAR6;
end
VAR6:begin
VAR2<=VAR2+1'b1;
if(counter==4'b1111)begin
counter<=0;
end
VAR1<=VAR7;
end
endcase
end
endmodule | mit |
GLADICOS/SPACEWIRESYSTEMC | altera_work/spw_fifo_ulight/ulight_fifo/synthesis/submodules/altera_avalon_st_handshake_clock_crosser.v | 7,550 | module MODULE1
parameter VAR16 = 8,
VAR21 = 8,
VAR19 = 0,
VAR2 = 0,
VAR15 = 1,
VAR40 = 0,
VAR1 = 1,
VAR22 = 2,
VAR32 = 2,
VAR37 = 1,
VAR24 = VAR16 / VAR21,
VAR10 = VAR30(VAR24)
)
(
input VAR14,
input VAR23,
input VAR34,
input VAR43,
output VAR27,
input VAR29,
input [VAR16 - 1 : 0] VAR13,
input [VAR15 - 1 : 0] VAR38,
input [VAR1 - 1 : 0] VAR41,
input VAR33,
input VAR20,
input [(VAR10 ? (VAR10 - 1) : 0) : 0] VAR12,
input VAR4,
output VAR5,
output [VAR16 - 1 : 0] VAR11,
output [VAR15 - 1 : 0] VAR39,
output [VAR1 - 1 : 0] VAR45,
output VAR9,
output VAR17,
output [(VAR10 ? (VAR10 - 1) : 0) : 0] VAR6
);
localparam VAR3 = (VAR19) ? 2 + VAR10 : 0;
localparam VAR31 = (VAR2) ? VAR15 : 0;
localparam VAR36 = (VAR40) ? VAR1 : 0;
localparam VAR7 = VAR16 +
VAR3 +
VAR31 +
VAR10 +
VAR36;
wire [VAR7 - 1: 0] VAR8;
wire [VAR7 - 1: 0] VAR35;
assign VAR8[VAR16 - 1 : 0] = VAR13;
generate
if (VAR3) begin
assign VAR8[
VAR16 + VAR3 - 1 :
VAR16
] = {VAR33, VAR20};
end
if (VAR2) begin
assign VAR8[
VAR16 + VAR3 + VAR31 - 1 :
VAR16 + VAR3
] = VAR38;
end
if (VAR10) begin
assign VAR8[
VAR16 + VAR3 + VAR31 + VAR10 - 1 :
VAR16 + VAR3 + VAR31
] = VAR12;
end
if (VAR40) begin
assign VAR8[
VAR16 + VAR3 + VAR31 + VAR10 + VAR36 - 1 :
VAR16 + VAR3 + VAR31 + VAR10
] = VAR41;
end
endgenerate
VAR44
.VAR24 (1),
.VAR21 (VAR7),
.VAR25 (VAR22),
.VAR26 (VAR32),
.VAR37 (VAR37)
) VAR18 (
.VAR14 (VAR14 ),
.VAR23 (VAR23 ),
.VAR27 (VAR27 ),
.VAR29 (VAR29 ),
.VAR13 (VAR8 ),
.VAR34 (VAR34 ),
.VAR43 (VAR43 ),
.VAR4 (VAR4 ),
.VAR5 (VAR5 ),
.VAR11 (VAR35 )
);
assign VAR11 = VAR35[VAR16 - 1 : 0];
generate
if (VAR19) begin
assign {VAR9, VAR17} =
VAR35[VAR16 + VAR3 - 1 : VAR16];
end else begin
assign {VAR9, VAR17} = 2'b0;
end
if (VAR2) begin
assign VAR39 = VAR35[
VAR16 + VAR3 + VAR31 - 1 :
VAR16 + VAR3
];
end else begin
assign VAR39 = 1'b0;
end
if (VAR10) begin
assign VAR6 = VAR35[
VAR16 + VAR3 + VAR31 + VAR10 - 1 :
VAR16 + VAR3 + VAR31
];
end else begin
assign VAR6 = 1'b0;
end
if (VAR40) begin
assign VAR45 = VAR35[
VAR16 + VAR3 + VAR31 + VAR10 + VAR36 - 1 :
VAR16 + VAR3 + VAR31 + VAR10
];
end else begin
assign VAR45 = 1'b0;
end
endgenerate
function integer VAR30;
input integer VAR28;
integer VAR42;
begin
VAR42 = 1;
VAR30 = 0;
while (VAR42 < VAR28) begin
VAR30 = VAR30 + 1;
VAR42 = VAR42 << 1;
end
end
endfunction
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/fahcin/sky130_fd_sc_hd__fahcin.blackbox.v | 1,332 | module MODULE1 (
VAR8,
VAR5 ,
VAR3 ,
VAR7 ,
VAR9
);
output VAR8;
output VAR5 ;
input VAR3 ;
input VAR7 ;
input VAR9 ;
supply1 VAR2;
supply0 VAR6;
supply1 VAR4 ;
supply0 VAR1 ;
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/a2111oi/sky130_fd_sc_hs__a2111oi.pp.blackbox.v | 1,382 | module MODULE1 (
VAR6 ,
VAR2 ,
VAR4 ,
VAR1 ,
VAR7 ,
VAR8 ,
VAR5,
VAR3
);
output VAR6 ;
input VAR2 ;
input VAR4 ;
input VAR1 ;
input VAR7 ;
input VAR8 ;
input VAR5;
input VAR3;
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/a311o/sky130_fd_sc_ls__a311o.pp.blackbox.v | 1,421 | module MODULE1 (
VAR3 ,
VAR6 ,
VAR4 ,
VAR1 ,
VAR2 ,
VAR7 ,
VAR5,
VAR8,
VAR10 ,
VAR9
);
output VAR3 ;
input VAR6 ;
input VAR4 ;
input VAR1 ;
input VAR2 ;
input VAR7 ;
input VAR5;
input VAR8;
input VAR10 ;
input VAR9 ;
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/o2111a/sky130_fd_sc_ms__o2111a.symbol.v | 1,393 | module MODULE1 (
input VAR8,
input VAR9,
input VAR10,
input VAR1,
input VAR4,
output VAR2
);
supply1 VAR5;
supply0 VAR3;
supply1 VAR7 ;
supply0 VAR6 ;
endmodule | apache-2.0 |
tmeissner/cryptocores | aes/rtl/verilog/aes.v | 1,539 | module MODULE1
parameter VAR5 = 0
)
(
input VAR7, input VAR3, input VAR9, input [0:127] VAR8, input [0:127] VAR1, input VAR2, output [0:127] VAR4, output VAR6 );
endmodule | gpl-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/a41o/sky130_fd_sc_ms__a41o.pp.blackbox.v | 1,415 | module MODULE1 (
VAR7 ,
VAR6 ,
VAR4 ,
VAR10 ,
VAR9 ,
VAR1 ,
VAR2,
VAR5,
VAR8 ,
VAR3
);
output VAR7 ;
input VAR6 ;
input VAR4 ;
input VAR10 ;
input VAR9 ;
input VAR1 ;
input VAR2;
input VAR5;
input VAR8 ;
input VAR3 ;
endmodule | apache-2.0 |
pemsac/ANN_project | ANN_project.hls/ANN_complete/ANN_complete/solution1/impl/ip/hdl/verilog/ANN_sitofp_32ns_32_6.v | 1,561 | module MODULE1
VAR17 = 3,
VAR9 = 6,
VAR13 = 32,
VAR3 = 32
)(
input wire clk,
input wire reset,
input wire VAR8,
input wire [VAR13-1:0] VAR20,
output wire [VAR3-1:0] dout
);
wire VAR10;
wire VAR7;
wire VAR11;
wire [31:0] VAR2;
wire VAR18;
wire [31:0] VAR1;
reg [VAR13-1:0] VAR6;
VAR16 VAR15 (
.VAR10 ( VAR10 ),
.VAR7 ( VAR7 ),
.VAR12 ( VAR11 ),
.VAR5 ( VAR2 ),
.VAR4 ( VAR18 ),
.VAR14 ( VAR1 )
);
assign VAR10 = clk;
assign VAR7 = VAR8;
assign VAR11 = 1'b1;
assign VAR2 = VAR6==='VAR19 ? 'b0 : VAR6;
assign dout = VAR1;
always @(posedge clk) begin
if (VAR8) begin
VAR6 <= VAR20;
end
end
endmodule | gpl-3.0 |
dries007/Basys3 | FPGA-Z/FPGA-Z.srcs/sources_1/ip/Stack/Stack_stub.v | 1,224 | module MODULE1(VAR4, VAR2, clk, VAR3, VAR1)
;
input [9:0]VAR4;
input [15:0]VAR2;
input clk;
input VAR3;
output [15:0]VAR1;
endmodule | mit |
borti4938/n64rgb | advancedRGBmod/firmware/rtl/misc/ram2port.v | 3,069 | module MODULE1(
VAR23,
VAR20,
VAR2,
VAR16,
VAR4,
VAR9,
VAR12,
VAR22,
VAR7,
VAR25
);
parameter VAR18 = 1;
parameter VAR6 = 1024;
parameter VAR17 = 32;
input VAR23;
input VAR20;
input [VAR19-1:0] VAR2;
input [VAR14-1:0] VAR16;
input [ VAR17-1:0] VAR4;
input VAR9;
input VAR12;
input [VAR19-1:0] VAR22;
input [VAR14-1:0] VAR7;
output reg [ VAR17-1:0] VAR25;
reg [VAR17-1:0] VAR5[0:VAR11-1];
wire [31:0] VAR10 = (VAR6 * VAR2);
reg VAR21 = 1'b0;
reg [VAR8-1:0] VAR1 = {VAR8{1'b0}};
reg [VAR17-1:0] VAR3 = {VAR17{1'b0}};
always @(posedge VAR23) begin
if ((VAR2 < VAR18) && (VAR16 < VAR6))
VAR21 <= VAR20;
end
else
VAR21 <= 1'b0;
VAR1 <= VAR10[VAR8-1:0] + VAR16;
VAR3 <= VAR4;
if (VAR21)
VAR5[VAR1] <= VAR3;
end
wire [31:0] VAR13 = (VAR6 * VAR22);
reg VAR15 = 1'b0;
reg [VAR8-1:0] VAR24 = {VAR8{1'b0}};
always @(posedge VAR9) begin
if ((VAR22 < VAR18) && (VAR7 < VAR6))
VAR15 <= VAR12;
end
else
VAR15 <= 1'b0;
VAR24 <= VAR13[VAR8-1:0] + VAR7;
if (VAR15)
VAR25 <= VAR5[VAR24];
end
endmodule | gpl-3.0 |
parallella/oh | spi/hdl/spi_master_io.v | 5,941 | module MODULE1
(
input clk, input VAR13, input VAR49, input VAR51, input VAR21, input VAR1, input VAR46, input [7:0] VAR48, output reg [2:0] VAR31, input [7:0] VAR7, input VAR28, output VAR57, output [63:0] VAR34, output VAR37, output reg VAR27, output VAR20, output VAR5, input VAR30 );
reg VAR9;
reg VAR24;
reg VAR36;
wire [7:0] VAR41;
wire [15:0] VAR18;
wire VAR23;
wire VAR44;
wire VAR3;
wire VAR19;
wire VAR2;
wire VAR14;
wire VAR4;
wire VAR10;
wire VAR35;
wire VAR40;
assign VAR18[7:0] = 'b0;
assign VAR18[15:8] = (VAR48[7:0]+1'b1)>>1;
VAR6
VAR6 (.VAR45 (VAR48[7:0]),
.VAR26 (1'b1),
.VAR54 (VAR23),
.VAR56 (VAR44),
.VAR42 (16'b0),
.VAR52 (VAR3),
.VAR38 (),
.VAR50 (),
.VAR25 (),
.VAR33 (),
.VAR19 (1'b0),
.clk (clk),
.VAR13 (VAR13),
.VAR18 (VAR18[15:0]));
always @ (posedge clk or negedge VAR13)
if(!VAR13)
VAR31[2:0] <= VAR55;
else
case (VAR31[2:0])
VAR31[2:0] <= VAR57 ? VAR47 : VAR55;
VAR31[2:0] <= VAR44 ? VAR53 : VAR47;
VAR31[2:0] <= VAR2 ? VAR15 : VAR53;
VAR31[2:0] <= VAR44 ? VAR17 : VAR15;
VAR31[2:0] <= VAR44 ? VAR55 : VAR17;
endcase
assign VAR57 = ~VAR28 & ~VAR14 & VAR44;
assign VAR2 = VAR28 & ~VAR14 & VAR44;
always @ (posedge clk)
VAR24 <= VAR57;
assign VAR10 = ~(VAR31[2:0]==VAR55 | VAR31[2:0]==VAR17);
assign VAR5 = ~((VAR10 & ~VAR1) | (VAR46 & VAR1));
always @ (posedge clk or negedge VAR13)
if(~VAR13)
VAR27 <= 1'b0;
else if (VAR23 & (VAR31[2:0]==VAR53))
VAR27 <= 1'b1;
else if (VAR44 & (VAR31[2:0]==VAR53))
VAR27 <= 1'b0;
assign VAR35 = VAR44 & (VAR31[2:0]==VAR53);
VAR22 #(.VAR12(8),
.VAR59(1))
VAR16 ( .dout (VAR20), .VAR11 (),
.VAR29 (VAR14),
.clk (clk),
.VAR13 (VAR13), .din (VAR7[7:0]), .VAR4 (VAR35), .VAR39 (8'd7), .VAR43 (VAR24), .VAR21 (VAR21), .VAR8 (1'b0), .VAR60 (1'b0));
assign VAR40 = (VAR31[2:0] == VAR53) & VAR23;
VAR32 #(.VAR12(64),
.VAR59(1))
VAR58 ( .dout (VAR34[63:0]), .din (VAR30), .clk (clk), .VAR21 (VAR21), .VAR4 (VAR40));
always @ (posedge clk or negedge VAR13)
if(!VAR13)
VAR36 <= 1'b1;
else
VAR36 <= VAR5;
assign VAR37 = VAR5 & ~VAR36;
endmodule | mit |
muraj/trv_proc | rtl/trv_alu.v | 1,681 | module MODULE2
(
input wire [2:0] VAR6,
input wire [31:0] VAR3,
input wire [31:0] VAR4,
output wire VAR7
);
wire signed VAR5, VAR2;
VAR5 = VAR3;
VAR2 = VAR4;
always @* begin
VAR7 = 0;
case (VAR6)
VAR7 = VAR3 == VAR4;
VAR7 = VAR3 != VAR4;
VAR7 = VAR5 < VAR2;
VAR7 = !(VAR5 < VAR2);
VAR7 = VAR3 < VAR4;
VAR7 = !(VAR3 < VAR4);
endcase
end
endmodule
module MODULE1
(
input wire [2:0] VAR6,
input wire [5:0] VAR1,
input wire [31:0] VAR3,
input wire [31:0] VAR4,
output wire [31:0] rd,
);
wire signed VAR5, VAR2;
assign VAR5 = VAR3;
assign VAR2 = VAR4;
always @* begin
rd = 0;
case(VAR6)
case (VAR1)
rd = VAR3 + VAR4;
rd = VAR3 - VAR4;
rd = VAR3 * VAR4; endcase
end
rd = VAR3 & VAR4;
rd = VAR3 | VAR4;
rd = VAR3 ^ VAR4;
rd = {30'b0, VAR5 < VAR2};
rd = {30'b0, VAR3 < VAR4};
rd = (VAR1[1] ? VAR3 >> VAR4 : VAR5 >>> VAR2);
rd = (VAR1[1] ? VAR3 << VAR4 : VAR5 <<< VAR2);
endcase
end
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_lp | models/udp_mux_2to1/sky130_fd_sc_lp__udp_mux_2to1.blackbox.v | 1,204 | module MODULE1 (
VAR3 ,
VAR2,
VAR4,
VAR1
);
output VAR3 ;
input VAR2;
input VAR4;
input VAR1 ;
endmodule | apache-2.0 |
LuckyChewie/SPI-Connection | FancySlave.v | 3,801 | module MODULE1 (VAR42, VAR20, VAR19, VAR45, VAR36, VAR39, VAR29, VAR49, VAR48, VAR18, VAR47, VAR28, VAR21, VAR31, VAR46, VAR54);
input VAR42;
input [17:0] VAR21;
input [1:0] VAR31;
output [6:0] VAR29, VAR49, VAR48, VAR18, VAR47, VAR28;
output [17:0] VAR46;
output [2:0] VAR54;
input VAR20;
input VAR19;
input VAR39;
output VAR45;
output VAR36;
wire [5:0] VAR33;
wire VAR43, VAR10, VAR24;
wire [15:0]VAR44;
wire VAR13, VAR52, VAR41;
wire [13:0] VAR17, VAR8;
assign VAR43 = ~VAR39 & ~VAR33[5] & ~VAR33[4];
assign VAR10 = ~VAR39 & ~VAR33[5] & VAR33[4] & ~VAR33[3] & ~VAR33[2] & (VAR33[1] ^ VAR33[0]);
assign VAR24 = ~VAR39 & (~VAR33[5] & VAR33[4] & (VAR33[3] | VAR33[2] | VAR33[1] & VAR33[0] ) ) | (VAR33[5] & ~VAR33[4] & ~VAR33[3] & ~VAR33[2] & ~VAR33[1] & ~VAR33[0]);
assign VAR52 = VAR17[13];
assign VAR41 = VAR8[13];
VAR5 VAR16
(
.clk(~VAR20),
.VAR42(VAR42 & ~VAR39),
.enable(~VAR39 & ~(VAR33[5] & ~VAR33[4] & ~VAR33[3] & ~VAR33[2] & ~VAR33[1] & VAR33[0]) ),
.VAR7(VAR33)
);
VAR15 VAR37
(
.clk(~VAR20),
.VAR42(VAR42),
.enable(VAR43),
.VAR25(VAR13),
.VAR7(VAR44)
);
VAR12 VAR38
(
.clk(~VAR20),
.VAR42(VAR42),
.enable(VAR24 | ~VAR31[0]),
.select(~VAR31[0]),
.VAR25(VAR21[13:0]),
.VAR7(VAR17)
);
VAR12 VAR26
(
.clk(~VAR20),
.VAR42(VAR42),
.enable(VAR24 | ~VAR31[1]),
.select(~VAR31[1]),
.VAR25(VAR21[13:0]),
.VAR7(VAR8)
);
VAR2 VAR3
(
.VAR4(VAR19),
.VAR11(VAR43),
.VAR30(VAR13)
);
VAR2 VAR14
(
.VAR4(VAR52),
.VAR11(VAR24),
.VAR30(VAR45)
);
VAR2 VAR40
(
.VAR4(VAR41),
.VAR11(VAR24),
.VAR30(VAR36)
);
VAR6 VAR50(.VAR30(VAR29), .VAR4(VAR44[3:0]));
VAR6 VAR51(.VAR30(VAR49), .VAR4(VAR44[7:4]));
VAR6 VAR23(.VAR30(VAR48), .VAR4(VAR44[11:8]));
VAR6 VAR27(.VAR30(VAR18), .VAR4(VAR44[15:12]));
VAR6 VAR34(.VAR30(VAR28), .VAR4(VAR33[5:4]));
VAR6 VAR9(.VAR30(VAR47), .VAR4(VAR33[3:0]));
VAR1 VAR35
(
.VAR32(VAR17),
.VAR53(VAR8),
.sel(VAR21[14]),
.VAR22(VAR46)
);
endmodule | mit |
ammelto/FPGAdventure | Adventure/vga_driver.v | 4,187 | module MODULE1(VAR7, VAR24, VAR1, VAR37, VAR11, VAR25, VAR13, VAR4, VAR29, VAR18, VAR2);
input VAR7;
output VAR24;
output VAR1;
output [2:0] VAR37;
output [2:0] VAR11;
output [1:0] VAR25;
reg VAR19 = 0;
reg VAR28 = 0;
input VAR2;
input [7:0] VAR29;
output VAR18;
output [9:0] VAR13;
output [8:0] VAR4;
parameter VAR17 = 640; parameter VAR3 = 800; parameter VAR36 = 16; parameter VAR27 = 48; parameter VAR5 = 96;
parameter VAR16 = 480; parameter VAR10 = 525; parameter VAR15 = 10; parameter VAR21 = 33; parameter VAR6 = 2;
wire VAR30;
reg [9:0] VAR23 = 0; reg [9:0] VAR22 = 0; reg VAR14, VAR32, VAR31 = 0;
reg [9:0] VAR12 = 0; reg [8:0] VAR8 = 0;
VAR20 VAR9(.VAR34(VAR7), .VAR35(VAR30));
VAR33 VAR26(.VAR34(VAR30), .VAR35(VAR18));
always @(posedge VAR30) begin
if(VAR23 < VAR3-1) begin
VAR23 <= VAR23 + 1;
end
else begin
VAR23 <= 0;
if(VAR22 < VAR10-1)
VAR22 <= VAR22 + 1;
end
else
VAR22 <= 0;
end
if(VAR2) begin
VAR23 <= 0;
VAR22 <= 0;
end
end
always @(posedge VAR30)
if((VAR23 < VAR5) && ~VAR2)
VAR28 <= 1;
else
VAR28 <= 0;
always @(posedge VAR30)
if((VAR22 < VAR6) && ~VAR2)
VAR19 <= 1;
else
VAR19 <= 0;
always @(posedge VAR30)
if((VAR23 >= VAR5 + VAR36) && (VAR23 < VAR5 + VAR36 + VAR17) || VAR2)
VAR14 <= 0;
else
VAR14 <= 1;
always @(posedge VAR30)
if((VAR22 >= VAR6 + VAR15) && (VAR22 < VAR6 + VAR15 + VAR16) || VAR2)
VAR32 <= 0;
else
VAR32 <= 1;
always @(posedge VAR30)
if((VAR14 || VAR32) && ~VAR2)
VAR31 <= 1;
else
VAR31 <= 0;
always @(posedge VAR30)
if(VAR14 && ~VAR2)
VAR12 <= 0;
else
VAR12 <= VAR23 - VAR5 - VAR36;
always @(posedge VAR30)
if(VAR32 && ~VAR2)
VAR8 <= 0;
else
VAR8 <= VAR22 - VAR6 - VAR15;
assign VAR13 = VAR12;
assign VAR4 = VAR8;
assign VAR1 = VAR28;
assign VAR24 = VAR19;
assign VAR37 = (VAR31) ? 3'b000 : VAR29[7:5];
assign VAR11 = (VAR31) ? 3'b000 : VAR29[4:2];
assign VAR25 = (VAR31) ? 2'b00 : VAR29[1:0];
endmodule | mit |
AmeerAbdelhadi/Switched-Multiported-RAM | dpram.v | 4,491 | module MODULE1
integer VAR2;
reg [VAR8-1:0] VAR7 [0:VAR10-1]; VAR12
if (VAR15)
for (VAR2=0; VAR2<VAR10; VAR2=VAR2+1) VAR7[VAR2] = {VAR8{1'b0}};
else
if (VAR13 != "")
always @(posedge clk) begin
if (VAR9) begin
VAR7[VAR5] <= VAR6; VAR14 <= VAR6; end else
VAR14 <= VAR7[VAR5]; end
always @(posedge clk) begin
if (VAR4) begin
VAR7[VAR3] <= VAR1; VAR11 <= VAR1; end else
VAR11 <= VAR7[VAR3]; end
endmodule | bsd-3-clause |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/and2b/sky130_fd_sc_hd__and2b.pp.blackbox.v | 1,287 | module MODULE1 (
VAR4 ,
VAR6 ,
VAR1 ,
VAR5,
VAR3,
VAR2 ,
VAR7
);
output VAR4 ;
input VAR6 ;
input VAR1 ;
input VAR5;
input VAR3;
input VAR2 ;
input VAR7 ;
endmodule | apache-2.0 |
olgirard/openmsp430 | fpga/xilinx_avnet_lx9microbard/rtl/verilog/omsp_system_1.v | 16,955 | module MODULE1 (
VAR77, VAR51,
VAR82, VAR84, VAR89, VAR109, VAR85,
VAR70, VAR7, VAR38, VAR114, VAR68,
VAR61, VAR54, VAR36, VAR99, VAR107,
VAR37, VAR74 );
input VAR77; input VAR51;
input [6:0] VAR82; input [6:0] VAR84; input VAR89; input VAR109; output VAR85;
input [15:0] VAR68; output [VAR100:0] VAR70; output VAR7; output [15:0] VAR38; output [1:0] VAR114;
input [15:0] VAR107; output [VAR96:0] VAR61; output VAR54; output [15:0] VAR36; output [1:0] VAR99;
input [3:0] VAR37; output [1:0] VAR74;
wire VAR79;
wire VAR111;
wire VAR101;
wire VAR115;
wire VAR19;
wire [VAR100:0] VAR70;
wire VAR7;
wire [15:0] VAR38;
wire [1:0] VAR114;
wire [15:0] VAR68;
wire [VAR96:0] VAR61;
wire VAR54;
wire [15:0] VAR36;
wire [1:0] VAR99;
wire [15:0] VAR107;
wire [13:0] VAR39;
wire [15:0] VAR15;
wire [1:0] VAR75;
wire VAR110;
wire [15:0] VAR59;
wire [13:0] VAR50;
wire [13:0] VAR93;
wire VAR102;
wire [7:0] VAR24;
wire [7:0] VAR113;
wire [7:0] VAR72;
wire [7:0] VAR62;
wire [7:0] VAR69;
wire [7:0] VAR34;
wire [7:0] VAR14;
wire [7:0] VAR13;
wire [15:0] VAR17;
wire [15:0] VAR41;
VAR95 #(.VAR4 (1),
.VAR29(1)) VAR108 (
.VAR18 (), .VAR111 (VAR111), .VAR19 (VAR19), .VAR85 (VAR85), .VAR60 (), .VAR86 (), .VAR65 (), .VAR70 (VAR70), .VAR7 (VAR7), .VAR38 (VAR38), .VAR114 (VAR114), .VAR50 (VAR50), .VAR92 (), .VAR98 (), .VAR79 (VAR79), .VAR116 (), .VAR81 (), .VAR58 (), .VAR39 (VAR39), .VAR15 (VAR15), .VAR75 (VAR75), .VAR110 (VAR110), .VAR61 (VAR61), .VAR54 (VAR54), .VAR36 (VAR36), .VAR99 (VAR99), .VAR115 (VAR115), .VAR90 (), .VAR101 (VAR101),
.VAR27 (1'b1), .VAR6 (1'b1), .VAR82 (VAR82), .VAR84 (VAR84), .VAR89 (VAR89), .VAR109 (VAR109), .VAR78 (1'b1), .VAR77 (VAR77), .VAR68 (VAR68), .irq (VAR93), .VAR16 (1'b0), .VAR2 (15'h0000), .VAR9 (16'h0000), .VAR97 (1'b0), .VAR103 (1'b0), .VAR80 (2'b00), .VAR10 (1'b0), .VAR102 (VAR102), .VAR59 (VAR59), .VAR107 (VAR107), .VAR51 (VAR51), .VAR91 (1'b0), .VAR11 (1'b0), .VAR44 (1'b0) );
VAR26 #(.VAR83(1),
.VAR73(1),
.VAR47(0),
.VAR56(0),
.VAR49(0),
.VAR64(0)) VAR57 (
.VAR21 (VAR21), .VAR88 (VAR88), .VAR113 (VAR113), .VAR72 (VAR72), .VAR62 (VAR62), .VAR34 (VAR34), .VAR14 (VAR14), .VAR13 (VAR13), .VAR35 (), .VAR55 (), .VAR23 (), .VAR1 (), .VAR3 (), .VAR8 (), .VAR87 (), .VAR30 (), .VAR43 (), .VAR104 (), .VAR67 (), .VAR33 (), .VAR59 (VAR17),
.VAR79 (VAR79), .VAR24 (VAR24), .VAR69 (VAR69), .VAR20 (8'h00), .VAR105 (8'h00), .VAR52 (8'h00), .VAR31 (8'h00), .VAR39 (VAR39), .VAR15 (VAR15), .VAR110 (VAR110), .VAR75 (VAR75), .VAR115 (VAR115) );
assign VAR74 = VAR34[1:0] & VAR14[1:0];
assign VAR24[7:4] = 4'h0;
assign VAR24[3:0] = VAR37;
VAR71 VAR45 (
.VAR53 (VAR53), .VAR66 (VAR66), .VAR59 (VAR41), .VAR76 (), .VAR5 (), .VAR12 (), .VAR94 (), .VAR46 (), .VAR112 (),
.VAR111 (VAR111), .VAR19 (VAR19), .VAR106 (1'b0), .VAR42 (VAR50[9]), .VAR79 (VAR79), .VAR39 (VAR39), .VAR15 (VAR15), .VAR110 (VAR110), .VAR75 (VAR75), .VAR115 (VAR115), .VAR101 (VAR101), .VAR25 (1'b0), .VAR32 (1'b0), .VAR48 (1'b0), .VAR28 (1'b0), .VAR40 (1'b0), .VAR22 (1'b0), .VAR63 (1'b0) );
assign VAR59 = VAR17 |
VAR41;
assign VAR102 = 1'b0;
assign VAR93 = {1'b0, 1'b0, 1'b0, 1'b0, 1'b0, 1'b0, 1'b0, 1'b0, VAR53, VAR66, 1'b0, 1'b0, VAR88, VAR21};
endmodule | bsd-3-clause |
takeshineshiro/fpga_linear_128 | DAS_RF.v | 9,464 | module MODULE1 (
VAR43,
VAR54,
VAR34,
VAR5,
VAR22,
VAR48);
input VAR43;
input [15:0] VAR54;
input [13:0] VAR34;
input [13:0] VAR5;
input VAR22;
output [15:0] VAR48;
tri1 VAR22;
wire [15:0] VAR38;
wire [15:0] VAR48 = VAR38[15:0];
VAR7 VAR4 (
.VAR2 (VAR22),
.VAR40 (VAR43),
.VAR6 (VAR5),
.VAR29 (VAR34),
.VAR23 (VAR54),
.VAR56 (VAR38),
.VAR32 (1'b0),
.VAR1 (1'b0),
.VAR28 (1'b0),
.VAR59 (1'b0),
.VAR24 (1'b1),
.VAR21 (1'b1),
.VAR14 (1'b1),
.VAR57 (1'b1),
.VAR47 (1'b1),
.VAR46 (1'b1),
.VAR51 (1'b1),
.VAR10 ({16{1'b1}}),
.VAR11 (),
.VAR12 (),
.VAR36 (1'b1),
.VAR9 (1'b1),
.VAR35 (1'b0));
VAR4.VAR8 = "VAR55",
VAR4.VAR19 = "VAR58",
VAR4.VAR17 = "VAR41",
VAR4.VAR26 = "VAR41",
VAR4.VAR52 = "VAR41",
VAR4.VAR45 = "VAR30 VAR27",
VAR4.VAR39 = "VAR7",
VAR4.VAR44 = 16384,
VAR4.VAR53 = 16384,
VAR4.VAR18 = "VAR37",
VAR4.VAR3 = "VAR55",
VAR4.VAR13 = "VAR58",
VAR4.VAR50 = "VAR25",
VAR4.VAR49 = "VAR42",
VAR4.VAR20 = 14,
VAR4.VAR16 = 14,
VAR4.VAR31 = 16,
VAR4.VAR15 = 16,
VAR4.VAR33 = 1;
endmodule | mit |
Kipsora/MIPS-CPU | source/machine/cpu/stages/ex-div.v | 4,162 | module MODULE1(
input wire VAR8,
input wire reset,
input wire VAR3,
input wire[VAR4] VAR12,
input wire[VAR4] VAR16,
input wire VAR20,
input wire VAR18,
output reg VAR2,
output reg[VAR21] VAR11
);
wire[VAR1] VAR14;
reg[VAR22] VAR15;
reg[VAR4] VAR19;
reg[5 : 0] VAR5;
reg[1 : 0] state;
assign VAR14 = {1'b0, VAR15[63 : 32]} - {1'b0, VAR19};
always @ (posedge VAR8) begin
if (reset == VAR13) begin
state <= VAR17;
VAR2 <= VAR23;
VAR11 <= 0; end else begin
case (state)
if (VAR20 == VAR9 && VAR18 == VAR23) begin
if (VAR16 == 0) begin state <= VAR10;
end else begin
state <= VAR6;
VAR5 <= 6'b000000;
VAR15 = 0; if (VAR3 == VAR9 && VAR12[31] == 1'b1) begin
VAR15[32 : 1] <= ~VAR12 + 1; end else begin
VAR15[32 : 1] <= VAR12; end
if (VAR3 == VAR9 && VAR16[31] == 1'b1) begin
VAR19 <= ~VAR16 + 1;
end else begin
VAR19 <= VAR16;
end
end
end else begin
VAR2 <= VAR23;
VAR11 <= 0; end
end
VAR15 <= 0; state <= VAR7;
end
if (VAR18 == VAR23) begin
if (VAR5 != 6'b100000) begin
if (VAR14[32] == 1'b1) begin
VAR15 <= {VAR15[63 : 0], 1'b0};
end else begin
VAR15 <= {VAR14[31 : 0], VAR15[31 : 0], 1'b1};
end
VAR5 <= VAR5 + 1;
end else begin
if (VAR3 && (VAR12[31] ^ VAR16[31])) begin
VAR15[31 : 0] <= ~VAR15[31 : 0] + 1;
end
if (VAR3 && (VAR12[31] ^ VAR15[64])) begin
VAR15[64 : 33] <= ~VAR15[64 : 33] + 1;
end
state <= VAR7;
VAR5 <= 6'b000000;
end
end else begin
state <= VAR17;
end
end
VAR11 <= {VAR15[64 : 33], VAR15[31 : 0]};
VAR2 <= VAR9;
if (VAR20 <= VAR23) begin
state <= VAR17;
VAR2 <= VAR23;
VAR11 <= 0; end
end
endcase
end
end
endmodule MODULE1 | mit |
jbelloncastro/amber_arm | hw/vlog/ethmac/eth_rxstatem.v | 7,161 | module MODULE1 (VAR20, VAR16, VAR3, VAR9, VAR23, VAR24, VAR4, VAR6,
VAR8, VAR13, VAR10, VAR21, VAR14, VAR5,
VAR7
);
parameter VAR18 = 1;
input VAR20;
input VAR16;
input VAR3;
input VAR9;
input VAR23;
input VAR4;
input VAR24;
input VAR6;
input VAR8;
input VAR13;
output [1:0] VAR10;
output VAR21;
output VAR7;
output VAR14;
output VAR5;
reg VAR22;
reg VAR19;
reg VAR21;
reg VAR7;
reg VAR14;
reg VAR5;
wire VAR12;
wire VAR17;
wire VAR15;
wire VAR2;
wire VAR11;
wire VAR1;
assign VAR12 = ~VAR3 & (VAR7 | VAR14 | VAR5 | (|VAR10));
assign VAR11 = VAR3 & ~VAR4 & (VAR21 & ~VAR24);
assign VAR1 = VAR3 & VAR4 & (VAR21 & ~VAR24 | VAR14);
assign VAR15 = VAR3 & (VAR5 & VAR6 & VAR8 | VAR19);
assign VAR2 = VAR3 & VAR22 & (~VAR13);
assign VAR17 = VAR3 & (VAR21 & VAR24 | VAR5 & ~VAR8 & VAR6
| VAR22 & VAR13
);
always @ (posedge VAR20 or posedge VAR16)
begin
if(VAR16)
begin
VAR21 <= #VAR18 1'b0;
VAR7 <= #VAR18 1'b1;
VAR14 <= #VAR18 1'b0;
VAR5 <= #VAR18 1'b0;
VAR22 <= #VAR18 1'b0;
VAR19 <= #VAR18 1'b0;
end
else
begin
if(VAR11 | VAR1 | VAR17)
VAR21 <= #VAR18 1'b0;
end
else
if(VAR12)
VAR21 <= #VAR18 1'b1;
if(VAR12)
VAR7 <= #VAR18 1'b0;
end
else
if(VAR17)
VAR7 <= #VAR18 1'b1;
if(VAR1 | VAR12 | VAR17)
VAR14 <= #VAR18 1'b0;
else
if(VAR11)
VAR14 <= #VAR18 1'b1;
if(VAR11 | VAR12 | VAR15 | VAR17)
VAR5 <= #VAR18 1'b0;
else
if(VAR1)
VAR5 <= #VAR18 1'b1;
if(VAR12 | VAR2 | VAR17)
VAR22 <= #VAR18 1'b0;
else
if(VAR15)
VAR22 <= #VAR18 1'b1;
if(VAR12 | VAR15 | VAR17)
VAR19 <= #VAR18 1'b0;
else
if(VAR2)
VAR19 <= #VAR18 1'b1;
end
end
assign VAR10[1:0] = {VAR19, VAR22};
endmodule | lgpl-3.0 |
anderson1008/NOCulator | hring/hw/buffered/src/c_mat_mult.v | 2,596 | module MODULE1
(VAR5, VAR1, VAR6);
parameter VAR7 = 1;
parameter VAR10 = 1;
parameter VAR3 = 1;
input [0:VAR7*VAR10-1] VAR5;
input [0:VAR10*VAR3-1] VAR1;
output [0:VAR7*VAR3-1] VAR6;
wire [0:VAR7*VAR3-1] VAR6;
generate
genvar VAR13;
for(VAR13 = 0; VAR13 < VAR7; VAR13 = VAR13 + 1)
begin:VAR11
genvar VAR2;
for(VAR2 = 0; VAR2 < VAR3; VAR2 = VAR2 + 1)
begin:VAR9
wire [0:VAR10-1] VAR8;
genvar VAR4;
for(VAR4 = 0; VAR4 < VAR10; VAR4 = VAR4 + 1)
begin:VAR12
assign VAR8[VAR4]
= VAR5[VAR13*VAR10+VAR4] &
VAR1[VAR4*VAR3+VAR2];
end
assign VAR6[VAR13*VAR3+VAR2] = ^VAR8;
end
end
endgenerate
endmodule | mit |
SI-RISCV/e200_opensource | rtl/e203/perips/i2c_master_top.v | 12,605 | module MODULE1(
VAR36, VAR20, VAR30, VAR31, VAR18, VAR33,
VAR27, VAR35, VAR3, VAR54, VAR41,
VAR49, VAR25, VAR14, VAR1, VAR39, VAR26 );
parameter VAR22 = 1'b0;
input VAR36; input VAR20; input VAR30; input [2:0] VAR31; input [7:0] VAR18; output [7:0] VAR33; input VAR27; input VAR35; input VAR3; output VAR54; output VAR41;
reg [7:0] VAR33;
reg VAR54;
reg VAR41;
input VAR49; output VAR25; output VAR14;
input VAR1; output VAR39; output VAR26;
reg [15:0] VAR53; reg [ 7:0] VAR2; reg [ 7:0] VAR38; wire [ 7:0] VAR16; reg [ 7:0] VAR34; wire [ 7:0] VAR8;
wire VAR47;
wire VAR15;
wire VAR17;
wire VAR50;
reg VAR23; reg VAR37; reg VAR46; wire VAR44; wire VAR55; reg VAR11;
wire VAR32 = VAR30 ^ VAR22;
wire VAR9 = VAR3 & VAR35 & VAR27;
always @(posedge VAR36 or negedge VAR32)
if (!VAR32)
VAR54 <= 1'b0;
else
VAR54 <= VAR3 & VAR35 & ~VAR54;
always @(posedge VAR36)
begin
case (VAR31) 3'b000: VAR33 <= VAR53[ 7:0];
3'b001: VAR33 <= VAR53[15:8];
3'b010: VAR33 <= VAR2;
3'b011: VAR33 <= VAR16; 3'b100: VAR33 <= VAR8; 3'b101: VAR33 <= VAR38;
3'b110: VAR33 <= VAR34;
3'b111: VAR33 <= 0; endcase
end
always @(posedge VAR36 or negedge VAR32)
if (!VAR32)
begin
VAR53 <= 16'hffff;
VAR2 <= 8'h0;
VAR38 <= 8'h0;
end
else if (VAR20)
begin
VAR53 <= 16'hffff;
VAR2 <= 8'h0;
VAR38 <= 8'h0;
end
else
if (VAR9)
case (VAR31) 3'b000 : VAR53 [ 7:0] <= VAR18;
3'b001 : VAR53 [15:8] <= VAR18;
3'b010 : VAR2 <= VAR18;
3'b011 : VAR38 <= VAR18;
endcase
always @(posedge VAR36 or negedge VAR32)
if (~VAR32)
VAR34 <= 8'h0;
else if (VAR20)
VAR34 <= 8'h0;
else if (VAR9)
begin
if (VAR15 & (VAR31 == 3'b100) )
VAR34 <= VAR18;
end
else
begin
if (VAR47 | VAR55)
VAR34[7:4] <= 4'h0; VAR34[2:1] <= 2'b0; VAR34[0] <= 2'b0; end
wire VAR51 = VAR34[7];
wire VAR4 = VAR34[6];
wire rd = VAR34[5];
wire wr = VAR34[4];
wire ack = VAR34[3];
wire VAR21 = VAR34[0];
assign VAR15 = VAR2[7];
assign VAR17 = VAR2[6];
VAR52 VAR19 (
.clk ( VAR36 ),
.rst ( VAR20 ),
.VAR42 ( VAR32 ),
.VAR29 ( VAR15 ),
.VAR40 ( VAR53 ),
.VAR12 ( VAR51 ),
.VAR10 ( VAR4 ),
.read ( rd ),
.write ( wr ),
.VAR5 ( ack ),
.din ( VAR38 ),
.VAR48 ( VAR47 ),
.VAR43 ( VAR50 ),
.dout ( VAR16 ),
.VAR44 ( VAR44 ),
.VAR55 ( VAR55 ),
.VAR28 ( VAR49 ),
.VAR45 ( VAR25 ),
.VAR6 ( VAR14 ),
.VAR7 ( VAR1 ),
.VAR13 ( VAR39 ),
.VAR24 ( VAR26 )
);
always @(posedge VAR36 or negedge VAR32)
if (!VAR32)
begin
VAR11 <= 1'b0;
VAR23 <= 1'b0;
VAR37 <= 1'b0;
VAR46 <= 1'b0;
end
else if (VAR20)
begin
VAR11 <= 1'b0;
VAR23 <= 1'b0;
VAR37 <= 1'b0;
VAR46 <= 1'b0;
end
else
begin
VAR11 <= VAR55 | (VAR11 & ~VAR51);
VAR23 <= VAR50;
VAR37 <= (rd | wr);
VAR46 <= (VAR47 | VAR55 | VAR46) & ~VAR21; end
always @(posedge VAR36 or negedge VAR32)
if (!VAR32)
VAR41 <= 1'b0;
else if (VAR20)
VAR41 <= 1'b0;
else
VAR41 <= VAR46 && VAR17;
assign VAR8[7] = VAR23;
assign VAR8[6] = VAR44;
assign VAR8[5] = VAR11;
assign VAR8[4:2] = 3'h0; assign VAR8[1] = VAR37;
assign VAR8[0] = VAR46;
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/nand3/sky130_fd_sc_hs__nand3.functional.pp.v | 1,717 | module MODULE1 (
VAR8,
VAR12,
VAR10 ,
VAR6 ,
VAR1 ,
VAR4
);
input VAR8;
input VAR12;
output VAR10 ;
input VAR6 ;
input VAR1 ;
input VAR4 ;
wire VAR9 ;
wire VAR11;
nand VAR2 (VAR9 , VAR1, VAR6, VAR4 );
VAR3 VAR5 (VAR11, VAR9, VAR8, VAR12);
buf VAR7 (VAR10 , VAR11 );
endmodule | apache-2.0 |
htuNCSU/MmcCommunicationVerilog | DE2_115_MASTER/source_code/freedm_bus/fb_txcounters.v | 4,234 | module MODULE1 (VAR23, VAR24,
VAR14, VAR15, VAR31, VAR13, VAR30, VAR21, VAR4,
VAR22, VAR33, VAR11,
VAR18, VAR2,
VAR20, VAR16, VAR9, VAR25, VAR7, VAR29
);
input VAR23; input VAR24; input VAR14; input VAR15; input VAR31; input VAR13;
input [1:0] VAR30;
input VAR21;
input [1:0] VAR4;
input [1:0] VAR22; input [1:0] VAR18; input VAR33; input VAR11;
output [3: 0] VAR2; output [15:0] VAR20; output [15:0] VAR16; output VAR9;
output VAR25;
output VAR7;
output [7: 0] VAR29;
wire VAR19;
wire VAR3;
wire VAR27;
wire VAR6;
reg [15:0] VAR20;
reg [15:0] VAR16;
reg [3: 0] VAR2;
reg [3: 0] VAR5;
reg [3: 0] VAR8;
reg [7: 0] VAR29;
assign VAR3 = (|VAR22) ;
assign VAR19 = VAR14 | VAR31 & VAR18[0] | VAR33 & VAR18[0]| VAR33;
always @ (posedge VAR23 or posedge VAR24)
begin
if(VAR24)
VAR16 <= 16'h0;
end
else
begin
if(VAR19)
VAR16 <= 16'h0;
end
else
if(VAR3)
VAR16 <= VAR16 + 16'd1;
end
end
assign VAR6 = VAR15 | VAR31 | VAR13 | (|VAR30) | VAR21 | (|VAR4)| (|VAR22) | VAR33 ;
assign VAR27 = VAR14;
always @ (posedge VAR23 or posedge VAR24)
begin
if(VAR24)
VAR20 <= 16'h0;
end
else
begin
if(VAR27)
VAR20 <= 16'h0;
end
else
if(VAR6)
VAR20 <= VAR20 + 16'd1;
end
end
wire VAR32;
wire VAR28;
assign VAR32 = VAR33 ;
assign VAR28 = (|VAR22);
assign VAR9 = VAR2[0] ;
always @ (posedge VAR23 or posedge VAR24)
begin
if(VAR24)
VAR2 <= 4'b0;
end
else
begin
if(VAR28)
VAR2 <= 4'b0;
end
else
if(VAR32)
VAR2 <= VAR2 + 4'b0001;
end
end
wire VAR12;
wire VAR34;
assign VAR12 = VAR11 ;
assign VAR34 = VAR33 ;
assign VAR7 = VAR8[0] ;
always @ (posedge VAR23 or posedge VAR24)
begin
if(VAR24)
VAR8 <= 4'b0;
end
else
begin
if(VAR34)
VAR8 <= 4'b0;
end
else
if(VAR12)
VAR8 <= VAR8 + 4'b0001;
end
end
wire VAR17;
wire VAR26;
assign VAR17 = VAR15 ;
assign VAR26 = VAR14;
assign VAR25 = (VAR5 == 4'b0010);
always @ (posedge VAR23 or posedge VAR24)
begin
if(VAR24)
VAR5 <= 4'b0;
end
else
begin
if(VAR26)
VAR5 <= 4'b0;
end
else
if(VAR17)
VAR5 <= VAR5 + 4'b0001;
end
end
wire VAR10;
wire VAR1;
assign VAR10 = VAR22[0];
assign VAR1 = VAR14 | VAR15 | VAR31;
always @ (posedge VAR23 or posedge VAR24)
begin
if(VAR24)
VAR29 <= 8'b0;
end
else
begin
if(VAR1)
VAR29 <= 8'b0;
end
else
if(VAR10)
VAR29 <= VAR29 + 8'b0001;
end
end
endmodule | gpl-3.0 |
rohit21122012/CPU | ALU/Arith/Signed/SAdder/mux48to16.v | 9,968 | module MODULE1(out , VAR4 , VAR13 ,VAR11, VAR14 ,VAR3,VAR10 ,VAR1);
output [31:0] out;
input [31:0] VAR4,VAR13,VAR11,VAR14;
input VAR3,VAR1,VAR10;
wire VAR7,VAR5;
wire [31:0] VAR12,VAR9,VAR2,VAR6;
not (VAR7,VAR3);
not (VAR8 , VAR10);
and (VAR12[0] ,VAR1,VAR8, VAR7 , VAR4[0]);
and (VAR12[1] ,VAR1,VAR8, VAR7 , VAR4[1]);
and (VAR12[2] ,VAR1,VAR8, VAR7 , VAR4[2]);
and (VAR12[3] ,VAR1,VAR8, VAR7 , VAR4[3]);
and (VAR12[4] ,VAR1,VAR8, VAR7 , VAR4[4]);
and (VAR12[5] ,VAR1,VAR8, VAR7 , VAR4[5]);
and (VAR12[6] ,VAR1,VAR8, VAR7 , VAR4[6]);
and (VAR12[7] ,VAR1,VAR8, VAR7 , VAR4[7]);
and (VAR12[8] ,VAR1,VAR8, VAR7 , VAR4[8]);
and (VAR12[9] ,VAR1,VAR8, VAR7 , VAR4[9]);
and (VAR12[10] ,VAR1,VAR8, VAR7 , VAR4[10]);
and (VAR12[11] ,VAR1,VAR8, VAR7 , VAR4[11]);
and (VAR12[12] ,VAR1,VAR8, VAR7 , VAR4[12]);
and (VAR12[13] ,VAR1,VAR8, VAR7 , VAR4[13]);
and (VAR12[14] ,VAR1,VAR8, VAR7 , VAR4[14]);
and (VAR12[15] ,VAR1,VAR8, VAR7 , VAR4[15]);
and (VAR12[16] ,VAR1,VAR8, VAR7 , VAR4[16]);
and (VAR12[17] ,VAR1,VAR8, VAR7 , VAR4[17]);
and (VAR12[18] ,VAR1,VAR8, VAR7 , VAR4[18]);
and (VAR12[19] ,VAR1,VAR8, VAR7 , VAR4[19]);
and (VAR12[20] ,VAR1,VAR8, VAR7 , VAR4[20]);
and (VAR12[21] ,VAR1,VAR8, VAR7 , VAR4[21]);
and (VAR12[22] ,VAR1,VAR8, VAR7 , VAR4[22]);
and (VAR12[23] ,VAR1,VAR8, VAR7 , VAR4[23]);
and (VAR12[24] ,VAR1,VAR8, VAR7 , VAR4[24]);
and (VAR12[25] ,VAR1,VAR8, VAR7 , VAR4[25]);
and (VAR12[26] ,VAR1,VAR8, VAR7 , VAR4[26]);
and (VAR12[27] ,VAR1,VAR8, VAR7 , VAR4[27]);
and (VAR12[28] ,VAR1,VAR8, VAR7 , VAR4[28]);
and (VAR12[29] ,VAR1,VAR8, VAR7 , VAR4[29]);
and (VAR12[30] ,VAR1,VAR8, VAR7 , VAR4[30]);
and (VAR12[31] ,VAR1,VAR8, VAR7 , VAR4[31]);
and (VAR9[0] ,VAR1,VAR8, VAR3 , VAR13[0]);
and (VAR9[1] ,VAR1,VAR8, VAR3 , VAR13[1]);
and (VAR9[2] ,VAR1,VAR8, VAR3 , VAR13[2]);
and (VAR9[3] ,VAR1,VAR8, VAR3 , VAR13[3]);
and (VAR9[4] ,VAR1,VAR8, VAR3 , VAR13[4]);
and (VAR9[5] ,VAR1,VAR8, VAR3 , VAR13[5]);
and (VAR9[6] ,VAR1,VAR8, VAR3 , VAR13[6]);
and (VAR9[7] ,VAR1,VAR8, VAR3 , VAR13[7]);
and (VAR9[8] ,VAR1,VAR8, VAR3 , VAR13[8]);
and (VAR9[9] ,VAR1,VAR8, VAR3 , VAR13[9]);
and (VAR9[10] ,VAR1,VAR8, VAR3 , VAR13[10]);
and (VAR9[11] ,VAR1,VAR8, VAR3 , VAR13[11]);
and (VAR9[12] ,VAR1,VAR8, VAR3 , VAR13[12]);
and (VAR9[13] ,VAR1,VAR8, VAR3 , VAR13[13]);
and (VAR9[14] ,VAR1,VAR8, VAR3 , VAR13[14]);
and (VAR9[15] ,VAR1,VAR8, VAR3 , VAR13[15]);
and (VAR9[16] ,VAR1,VAR8, VAR3 , VAR13[16]);
and (VAR9[17] ,VAR1,VAR8, VAR3 , VAR13[17]);
and (VAR9[18] ,VAR1,VAR8, VAR3 , VAR13[18]);
and (VAR9[19] ,VAR1,VAR8, VAR3 , VAR13[19]);
and (VAR9[20] ,VAR1,VAR8, VAR3 , VAR13[20]);
and (VAR9[21] ,VAR1,VAR8, VAR3 , VAR13[21]);
and (VAR9[22] ,VAR1,VAR8, VAR3 , VAR13[22]);
and (VAR9[23] ,VAR1,VAR8, VAR3 , VAR13[23]);
and (VAR9[24] ,VAR1,VAR8, VAR3 , VAR13[24]);
and (VAR9[25] ,VAR1,VAR8, VAR3 , VAR13[25]);
and (VAR9[26] ,VAR1,VAR8, VAR3 , VAR13[26]);
and (VAR9[27] ,VAR1,VAR8, VAR3 , VAR13[27]);
and (VAR9[28] ,VAR1,VAR8, VAR3 , VAR13[28]);
and (VAR9[29] ,VAR1,VAR8, VAR3 , VAR13[29]);
and (VAR9[30] ,VAR1,VAR8, VAR3 , VAR13[30]);
and (VAR9[31] ,VAR1,VAR8, VAR3 , VAR13[31]);
and (VAR2[0] ,VAR1,VAR10, VAR7 , VAR11[0]);
and (VAR2[1] ,VAR1,VAR10, VAR7 , VAR11[1]);
and (VAR2[2] ,VAR1,VAR10, VAR7 , VAR11[2]);
and (VAR2[3] ,VAR1,VAR10, VAR7 , VAR11[3]);
and (VAR2[4] ,VAR1,VAR10, VAR7 , VAR11[4]);
and (VAR2[5] ,VAR1,VAR10, VAR7 , VAR11[5]);
and (VAR2[6] ,VAR1,VAR10, VAR7 , VAR11[6]);
and (VAR2[7] ,VAR1,VAR10, VAR7 , VAR11[7]);
and (VAR2[8] ,VAR1,VAR10, VAR7 , VAR11[8]);
and (VAR2[9] ,VAR1,VAR10, VAR7 , VAR11[9]);
and (VAR2[10] ,VAR1,VAR10, VAR7 , VAR11[10]);
and (VAR2[11] ,VAR1,VAR10, VAR7 , VAR11[11]);
and (VAR2[12] ,VAR1,VAR10, VAR7 , VAR11[12]);
and (VAR2[13] ,VAR1,VAR10, VAR7 , VAR11[13]);
and (VAR2[14] ,VAR1,VAR10, VAR7 , VAR11[14]);
and (VAR2[15] ,VAR1,VAR10, VAR7 , VAR11[15]);
and (VAR2[16] ,VAR1,VAR10, VAR7 , VAR11[16]);
and (VAR2[17] ,VAR1,VAR10, VAR7 , VAR11[17]);
and (VAR2[18] ,VAR1,VAR10, VAR7 , VAR11[18]);
and (VAR2[19] ,VAR1,VAR10, VAR7 , VAR11[19]);
and (VAR2[20] ,VAR1,VAR10, VAR7 , VAR11[20]);
and (VAR2[21] ,VAR1,VAR10, VAR7 , VAR11[21]);
and (VAR2[22] ,VAR1,VAR10, VAR7 , VAR11[22]);
and (VAR2[23] ,VAR1,VAR10, VAR7 , VAR11[23]);
and (VAR2[24] ,VAR1,VAR10, VAR7 , VAR11[24]);
and (VAR2[25] ,VAR1,VAR10, VAR7 , VAR11[25]);
and (VAR2[26] ,VAR1,VAR10, VAR7 , VAR11[26]);
and (VAR2[27] ,VAR1,VAR10, VAR7 , VAR11[27]);
and (VAR2[28] ,VAR1,VAR10, VAR7 , VAR11[28]);
and (VAR2[29] ,VAR1,VAR10, VAR7 , VAR11[29]);
and (VAR2[30] ,VAR1,VAR10, VAR7 , VAR11[30]);
and (VAR2[31] ,VAR1,VAR10, VAR7 , VAR11[31]);
and (VAR6[0] ,VAR1,VAR10, VAR3 , VAR14[0]);
and (VAR6[1] ,VAR1,VAR10, VAR3 , VAR14[1]);
and (VAR6[2] ,VAR1,VAR10, VAR3 , VAR14[2]);
and (VAR6[3] ,VAR1,VAR10, VAR3 , VAR14[3]);
and (VAR6[4] ,VAR1,VAR10, VAR3 , VAR14[4]);
and (VAR6[5] ,VAR1,VAR10, VAR3 , VAR14[5]);
and (VAR6[6] ,VAR1,VAR10, VAR3 , VAR14[6]);
and (VAR6[7] ,VAR1,VAR10, VAR3 , VAR14[7]);
and (VAR6[8] ,VAR1,VAR10, VAR3 , VAR14[8]);
and (VAR6[9] ,VAR1,VAR10, VAR3 , VAR14[9]);
and (VAR6[10] ,VAR1,VAR10, VAR3 , VAR14[10]);
and (VAR6[11] ,VAR1,VAR10, VAR3 , VAR14[11]);
and (VAR6[12] ,VAR1,VAR10, VAR3 , VAR14[12]);
and (VAR6[13] ,VAR1,VAR10, VAR3 , VAR14[13]);
and (VAR6[14] ,VAR1,VAR10, VAR3 , VAR14[14]);
and (VAR6[15] ,VAR1,VAR10, VAR3 , VAR14[15]);
and (VAR6[16] ,VAR1,VAR10, VAR3 , VAR14[16]);
and (VAR6[17] ,VAR1,VAR10, VAR3 , VAR14[17]);
and (VAR6[18] ,VAR1,VAR10, VAR3 , VAR14[18]);
and (VAR6[19] ,VAR1,VAR10, VAR3 , VAR14[19]);
and (VAR6[20] ,VAR1,VAR10, VAR3 , VAR14[20]);
and (VAR6[21] ,VAR1,VAR10, VAR3 , VAR14[21]);
and (VAR6[22] ,VAR1,VAR10, VAR3 , VAR14[22]);
and (VAR6[23] ,VAR1,VAR10, VAR3 , VAR14[23]);
and (VAR6[24] ,VAR1,VAR10, VAR3 , VAR14[24]);
and (VAR6[25] ,VAR1,VAR10, VAR3 , VAR14[25]);
and (VAR6[26] ,VAR1,VAR10, VAR3 , VAR14[26]);
and (VAR6[27] ,VAR1,VAR10, VAR3 , VAR14[27]);
and (VAR6[28] ,VAR1,VAR10, VAR3 , VAR14[28]);
and (VAR6[29] ,VAR1,VAR10, VAR3 , VAR14[29]);
and (VAR6[30] ,VAR1,VAR10, VAR3 , VAR14[30]);
and (VAR6[31] ,VAR1,VAR10, VAR3 , VAR14[31]);
or (out[0] , VAR12[0] , VAR9[0],VAR2[0],VAR6[0]);
or (out[1] , VAR12[1] , VAR9[1],VAR2[1],VAR6[1]);
or (out[2] , VAR12[2] , VAR9[2],VAR2[2],VAR6[2]);
or (out[3] , VAR12[3] , VAR9[3],VAR2[3],VAR6[3]);
or (out[4] , VAR12[4] , VAR9[4],VAR2[4],VAR6[4]);
or (out[5] , VAR12[5] , VAR9[5],VAR2[5],VAR6[5]);
or (out[6] , VAR12[6] , VAR9[6],VAR2[6],VAR6[6]);
or (out[7] , VAR12[7] , VAR9[7],VAR2[7],VAR6[7]);
or (out[8] , VAR12[8] , VAR9[8],VAR2[8],VAR6[8]);
or (out[9] , VAR12[9] , VAR9[9],VAR2[9],VAR6[9]);
or (out[10] , VAR12[10] , VAR9[10],VAR2[10],VAR6[10]);
or (out[11] , VAR12[11] , VAR9[11],VAR2[11],VAR6[11]);
or (out[12] , VAR12[12] , VAR9[12],VAR2[12],VAR6[12]);
or (out[13] , VAR12[13] , VAR9[13],VAR2[13],VAR6[13]);
or (out[14] , VAR12[14] , VAR9[14],VAR2[14],VAR6[14]);
or (out[15] , VAR12[15] , VAR9[15],VAR2[15],VAR6[15]);
or (out[16] , VAR12[16] , VAR9[16],VAR2[16],VAR6[16]);
or (out[17] , VAR12[17] , VAR9[17],VAR2[17],VAR6[17]);
or (out[18] , VAR12[18] , VAR9[18],VAR2[18],VAR6[18]);
or (out[19] , VAR12[19] , VAR9[19],VAR2[19],VAR6[19]);
or (out[20] , VAR12[20] , VAR9[20],VAR2[20],VAR6[20]);
or (out[21] , VAR12[21] , VAR9[21],VAR2[21],VAR6[21]);
or (out[22] , VAR12[22] , VAR9[22],VAR2[22],VAR6[22]);
or (out[23] , VAR12[23] , VAR9[23],VAR2[23],VAR6[23]);
or (out[24] , VAR12[24] , VAR9[24],VAR2[24],VAR6[24]);
or (out[25] , VAR12[25] , VAR9[25],VAR2[25],VAR6[25]);
or (out[26] , VAR12[26] , VAR9[26],VAR2[26],VAR6[26]);
or (out[27] , VAR12[27] , VAR9[27],VAR2[27],VAR6[27]);
or (out[28] , VAR12[28] , VAR9[28],VAR2[28],VAR6[28]);
or (out[29] , VAR12[29] , VAR9[29],VAR2[29],VAR6[29]);
or (out[30] , VAR12[30] , VAR9[30],VAR2[30],VAR6[30]);
or (out[31] , VAR12[31] , VAR9[31],VAR2[31],VAR6[31]);
endmodule | mit |
cfangmeier/VFPIX-telescope-Code | DAQ_Firmware/src/flash_interface.v | 7,664 | module MODULE1(
input wire clk, input wire reset,
input wire [7:0] VAR5,
input wire VAR30,
input wire [8:0] VAR29,
output wire VAR22,
input wire [7:0] VAR42,
input wire VAR24,
output wire VAR8,
output wire [7:0] VAR37,
output wire VAR17,
input wire VAR10,
output wire VAR43,
input wire VAR7,
output wire VAR2,
output wire VAR1,
output wire VAR3,
output reg VAR13
);
localparam VAR16 = 3'd0,
VAR31 = 3'd1,
VAR12 = 3'd2,
VAR33 = 3'd3,
VAR20 = 3'd4;
localparam VAR19 = 2;
wire VAR39; wire VAR35;
wire VAR46;
wire [7:0] VAR23;
wire [8:0] VAR50;
wire [8:0] VAR6;
reg [VAR19:0] VAR21;
reg [VAR19:0] VAR48;
reg [7:0] VAR34;
reg [7:0] VAR45;
reg [3:0] VAR18;
reg [8:0] VAR36;
reg [8:0] VAR51;
reg VAR25;
reg VAR40;
reg [7:0] VAR41;
reg [2:0] state;
reg VAR9;
assign VAR39 = VAR21[VAR19] & ~VAR48[VAR19]; assign VAR35 = ~VAR21[VAR19] & VAR48[VAR19];
assign VAR3 = VAR48[VAR19] & ~VAR13;
assign VAR43 = VAR45[7];
assign VAR2 = 1;
assign VAR1 = 1;
assign VAR22 = VAR9 | VAR30;
always @( posedge clk ) begin
if ( reset ) begin
VAR48 <= 0;
VAR21 <= 0;
end
else begin
VAR48 <= VAR21;
VAR21 <= VAR21 + 1;
end
end
always @( posedge clk ) begin
VAR25 <= 0;
VAR40 <= 0;
if ( reset ) begin
VAR13 <= 1;
state <= VAR16;
VAR9 <= 1;
end
else begin
case ( state )
VAR16: begin
VAR9 <= 0;
if ( VAR30 ) begin
state <= VAR31;
VAR45 <= VAR5;
VAR51 <= VAR29;
VAR9 <= 1;
end
end
VAR31: begin
if ( VAR35 ) begin
state <= VAR12;
VAR13 <= 0;
VAR18 <= 0;
end
end
VAR12: begin
if ( VAR35 ) begin
VAR18 <= VAR18 + 4'd1;
VAR45 <= {VAR45[6:0], 1'b0};
if ( VAR18 == 4'd7 ) begin
VAR18 <= 0;
if ( !VAR46 ) begin
VAR45 <= VAR23;
VAR25 <= 1;
end
else if ( VAR51 > 0 ) begin
state <= VAR20;
VAR45 <= 0;
VAR36 <= 0;
end
else begin
state <= VAR16;
VAR13 <= 1;
VAR9 <= 0;
end
end
end
end
VAR20: begin
if ( VAR39 ) begin
VAR18 <= VAR18 + 4'd1;
VAR34 <= {VAR34[6:0], VAR7};
if ( VAR18 == 4'd7 ) begin
VAR41 <= {VAR34[6:0], VAR7};
VAR40 <= 1;
VAR36 <= VAR36 + 9'd1;
end
end
else if ( VAR35 ) begin
if ( VAR18 == 4'd8 ) begin
VAR18 <= 4'b0;
if ( VAR36 == VAR51 ) begin
VAR13 <= 1;
state <= VAR16;
VAR9 <= 0;
end
end
end
end
endcase
end
end
VAR49 VAR14 (
.VAR32 ( clk ),
.VAR4 ( reset ),
.VAR44 ( VAR42 ),
.VAR38 ( VAR24 ),
.VAR26 ( VAR8 ),
.VAR27 ( VAR25 ),
.VAR28 ( VAR46 ),
.VAR47 ( VAR23 ),
.VAR15 ( VAR50 )
);
VAR49 VAR11 (
.VAR32 ( clk ),
.VAR4 ( reset ),
.VAR44 ( VAR41 ),
.VAR38 ( VAR40 ),
.VAR26 ( ),
.VAR27 ( VAR10 ),
.VAR28 ( VAR17 ),
.VAR47 ( VAR37 ),
.VAR15 ( VAR6 )
);
endmodule | gpl-2.0 |
eda-globetrotter/PicenoDecoders | zhiyang_and_andrew/acs.v | 3,717 | module MODULE1 (VAR8, VAR5, VAR4, VAR9, VAR6, VAR11);
output [3:0] VAR8;
output VAR5;
input [3:0] VAR4;
input [1:0] VAR9;
input [3:0] VAR6;
input [1:0] VAR11;
reg [3:0] VAR8;
reg VAR5;
reg [3:0] VAR7;
reg [3:0] VAR2;
reg [4:0] VAR10;
reg [4:0] VAR1;
parameter VAR3 = 4'd15;
always @ (VAR4 or VAR9)
begin
VAR10 = VAR4 + VAR9;
if(VAR10 > VAR3)
begin
VAR7 = VAR3;
end
else
begin
VAR7 = VAR4 + VAR9;
end
end
always @ (VAR6 or VAR11)
begin
VAR1 = VAR6 + VAR11;
if(VAR1 > VAR3)
begin
VAR2 = VAR3;
end
else
begin
VAR2 = VAR6 + VAR11;
end
end
always @ (VAR7 or VAR2)
begin
if(VAR7 <= VAR2)
begin
VAR5 = 1'b0;
end
else
begin
VAR5 = 1'b1;
end
end
always @ (VAR5 or VAR7 or VAR2)
begin
if(VAR5)
begin
VAR8 = VAR2;
end
else
begin
VAR8 = VAR7;
end
end
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/xnor2/sky130_fd_sc_ms__xnor2_1.v | 2,132 | module MODULE1 (
VAR2 ,
VAR3 ,
VAR4 ,
VAR7,
VAR1,
VAR6 ,
VAR5
);
output VAR2 ;
input VAR3 ;
input VAR4 ;
input VAR7;
input VAR1;
input VAR6 ;
input VAR5 ;
VAR9 VAR8 (
.VAR2(VAR2),
.VAR3(VAR3),
.VAR4(VAR4),
.VAR7(VAR7),
.VAR1(VAR1),
.VAR6(VAR6),
.VAR5(VAR5)
);
endmodule
module MODULE1 (
VAR2,
VAR3,
VAR4
);
output VAR2;
input VAR3;
input VAR4;
supply1 VAR7;
supply0 VAR1;
supply1 VAR6 ;
supply0 VAR5 ;
VAR9 VAR8 (
.VAR2(VAR2),
.VAR3(VAR3),
.VAR4(VAR4)
);
endmodule | apache-2.0 |
JeremySavonet/Eurobot-2017-Moon-Village | software/custom_leds/fpga/soc_system/synthesis/submodules/hps_sdram_p0_acv_ldc.v | 3,413 | module MODULE1
(
VAR33,
VAR6,
VAR10,
VAR12,
VAR11,
VAR15,
VAR32,
VAR2,
VAR13
);
parameter VAR41 = "";
parameter VAR18 = 0;
parameter VAR7 = "false";
parameter VAR4 = "false";
input VAR33;
input VAR6;
input VAR10;
input [VAR41-1:0] VAR12;
output VAR11;
output VAR15;
output VAR32;
output VAR2;
output VAR13;
wire VAR8;
wire VAR37;
wire VAR16;
wire VAR39;
wire VAR1;
wire VAR24;
generate
if (VAR4 == "true") begin
assign VAR16 = VAR33;
assign VAR37 = VAR6;
assign VAR8 = VAR10;
assign VAR39 = 1'b0;
end else begin
VAR20 VAR36 (
.VAR22 ({VAR33, VAR6, VAR10, 1'b0}),
.VAR5 ({VAR16, VAR37, VAR8, VAR39})
);
end
endgenerate
wire [3:0] VAR25;
wire [3:0] VAR14;
wire VAR44;
VAR29 VAR28 (
.VAR17 (VAR8),
.VAR3 (VAR12),
.VAR19(VAR25)
);
assign VAR11 = VAR25[0];
VAR29 VAR23 (
.VAR17 (VAR16),
.VAR3 (),
.VAR19(VAR14)
);
assign VAR15 = VAR14[0];
VAR43 VAR9 (
.VAR17(VAR25),
.VAR19(VAR2)
);
VAR43 VAR45 (
.VAR35(),
.VAR27(),
.VAR31(),
.VAR17 (VAR14[0]),
.VAR17 (VAR14),
.VAR19 (VAR44)
);
assign VAR13 = VAR44;
generate
if (VAR7 == "true")
begin
assign VAR32 = ~VAR25[VAR18];
end else begin
assign VAR32 = VAR25[VAR18];
end
endgenerate
endmodule | gpl-3.0 |
ShepardSiegel/ocpi | coregen/pcie_4243_axi_v6_gtx_x4_250/source/pcie_bram_top_v6.v | 5,909 | module MODULE1
parameter VAR24 = 0,
parameter VAR29 = 31,
parameter VAR28 = 24,
parameter VAR1 = 1,
parameter VAR4 = 2,
parameter VAR7 = 1,
parameter VAR32 = 'h1FFF,
parameter VAR2 = 1,
parameter VAR8 = 2,
parameter VAR5 = 1
)
(
input VAR3,
input VAR13,
input VAR20,
input [12:0] VAR18,
input [71:0] VAR30,
input VAR16,
input VAR31,
input [12:0] VAR6,
output [71:0] VAR15,
input VAR10,
input [12:0] VAR25,
input [71:0] VAR12,
input VAR9,
input VAR21,
input [12:0] VAR22,
output [71:0] VAR23
);
localparam VAR27 = ((VAR24 == 0) ? 128 :
(VAR24 == 1) ? 256 :
(VAR24 == 2) ? 512 :
1024 );
localparam VAR26 = (VAR29 + 1) * (VAR27 + VAR28);
localparam VAR17 = 1;
localparam VAR14 = ((VAR26 <= 4096) ? 1 :
(VAR26 <= 8192) ? 2 :
(VAR26 <= 16384) ? 4 :
(VAR26 <= 32768) ? 8 :
18
);
localparam VAR11 = 1;
localparam VAR19 = ((VAR32 < 'h0200) ? 1 :
(VAR32 < 'h0400) ? 2 :
(VAR32 < 'h0800) ? 4 :
(VAR32 < 'h1000) ? 8 :
18
); | lgpl-3.0 |
trivoldus28/pulsarch-verilog | verif/env/cmp/cmp_top.v | 74,906 | module MODULE1 ();
wire VAR79 ;
wire VAR293 ;
wire [2:0] VAR237 ;
wire [2:0] VAR28 ;
wire [2:0] VAR243 ;
wire [5:0] VAR102 ;
wire [5:0] VAR136 ;
wire [5:0] VAR220 ;
wire [5:0] VAR119 ;
wire [5:0] VAR109 ;
wire [5:0] VAR13 ;
wire [5:0] VAR269 ;
wire [5:0] VAR116 ;
wire [5:0] VAR118 ;
wire [5:0] VAR10 ;
wire [5:0] VAR135 ;
wire [5:0] VAR184 ;
wire [5:0] VAR240 ;
wire [5:0] VAR211 ;
reg [2:0] VAR4 ;
reg [2:0] VAR264 ;
reg [2:0] VAR190 ;
reg [2:0] VAR52 ;
reg [2:0] VAR32 ;
reg [2:0] VAR100 ;
reg VAR120 ;
reg [2:0] VAR231 ;
reg [2:0] VAR103 ;
reg [2:0] VAR12 ;
reg [2:0] VAR252 ;
reg [2:0] VAR108 ;
reg [2:0] VAR72 ;
reg [2:0] VAR288 ;
reg VAR90 ;
reg VAR18 ;
reg VAR29 ;
reg VAR69 ;
reg VAR242 ;
reg VAR166 ;
reg VAR297 ;
reg VAR35 ;
reg [1:0] VAR153 ;
reg [1:0] VAR215 ;
reg VAR59 ;
reg VAR48 ;
reg VAR87 ;
integer VAR145 ;
wire VAR149 ;
wire VAR39 ;
wire VAR191 ;
wire VAR169 ;
wire VAR107 ;
wire VAR254 ;
wire VAR172 ;
wire VAR138 ;
wire VAR279 ;
wire VAR67 ;
wire VAR239 ;
wire VAR271 ;
wire VAR94 ;
wire VAR234 ;
wire [7:0] VAR289 ;
wire [7:0] VAR96 ;
wire [7:0] VAR284 ;
wire [7:0] VAR15 ;
wire [5:0] VAR198 ;
wire [3:0] VAR257 ;
wire [3:0] VAR9 ;
wire [3:0] VAR158 ;
wire [7:4] VAR37;
wire [5:0] VAR173 ;
wire VAR162 ;
wire VAR205 ;
wire VAR124, VAR30 ;
wire VAR266, VAR54 ;
wire VAR73 ;
wire VAR202 ;
wire VAR268 ;
wire VAR151 ;
wire VAR6 ;
wire [7:0] VAR223 ;
wire [7:0] VAR295 ;
wire VAR154 ;
wire VAR174 ;
wire VAR208 ;
wire [7:0] VAR62 ;
reg VAR20 ;
reg VAR71 ;
reg VAR251;
reg VAR141;
reg VAR216;
integer delay;
wire [2:0] VAR274;
wire [2:0] VAR129;
wire [39:0] VAR182;
wire VAR24;
wire VAR123;
wire [1:0] VAR168; wire [2:0] VAR8; wire VAR125; wire VAR232; wire VAR137; wire VAR117; wire VAR45; wire VAR150; wire VAR278; wire VAR21; wire VAR130; wire VAR36; wire VAR81; wire VAR291; wire [5:0] VAR97; wire VAR11; wire VAR78; wire VAR256; wire VAR49; wire [1:0] VAR193; wire VAR203; wire VAR85; wire VAR53; wire VAR105; wire VAR50; wire VAR230; wire VAR183; wire VAR206; wire VAR250; wire VAR34; wire VAR111; wire VAR296; wire VAR188; wire [2:0] VAR115; wire VAR170; wire VAR275; wire [14:0] VAR132; wire [2:0] VAR82; wire VAR114; wire [15:0] VAR98; wire VAR164; wire [3:0] VAR171; wire [3:0] VAR17; wire [3:0] VAR86; wire [127:0] VAR133; wire [35:0] VAR189; wire VAR246; wire VAR176; wire VAR128; wire [14:0] VAR280; wire [2:0] VAR229; wire VAR201; wire [15:0] VAR113; wire VAR134; wire [3:0] VAR249; wire [3:0] VAR298; wire [3:0] VAR68; wire [127:0] VAR131; wire [35:0] VAR65; wire VAR38; wire VAR140; wire [14:0] VAR241; wire [2:0] VAR259; wire VAR175; wire [15:0] VAR181; wire VAR244; wire [3:0] VAR195; wire [3:0] VAR233; wire [3:0] VAR163; wire [127:0] VAR157; wire [35:0] VAR161; wire VAR55; wire VAR60; wire [14:0] VAR180; wire [2:0] VAR31; wire VAR273; wire [15:0] VAR74; wire VAR272; wire [3:0] VAR84; wire [3:0] VAR66; wire [3:0] VAR16; wire [127:0] VAR292; wire [35:0] VAR58; wire VAR33; wire VAR152; wire [127:0] VAR258; wire [3:0] VAR214; wire [7:0] VAR200; wire [2:0] VAR277; wire [2:0] VAR127; wire [2:0] VAR199; wire [2:0] VAR207; wire VAR167; wire VAR27; wire VAR160; wire VAR76; wire VAR283; wire VAR261; wire VAR194; wire [2:0] VAR178;
wire [2:0] VAR25; wire [2:0] VAR225; wire VAR165; wire VAR248; wire VAR61; wire VAR247; wire VAR213; wire VAR276; wire VAR228; wire VAR5; wire [1:0] VAR212; wire [2:0] VAR236;
reg [2048:0] VAR126;
wire [11:0] VAR179;
wire VAR263;
wire VAR177;
wire VAR270 ;
wire VAR222 ;
wire VAR286 ;
wire VAR40 ;
wire VAR262 ;
wire VAR64 ;
wire VAR89 ;
wire VAR148 ;
wire VAR147;
wire VAR290 ;
wire VAR204 ;
wire VAR139 ;
wire VAR143 ;
wire VAR41 ;
wire VAR197 ;
wire VAR19 ;
wire VAR186 ;
wire VAR99 ;
wire VAR221 ;
assign VAR169 = VAR148;
assign MODULE1.VAR26.VAR99 = VAR99 ;
assign MODULE1.VAR26.VAR221 = VAR221 ;
assign MODULE1.VAR26.VAR139 = VAR139 ;
assign MODULE1.VAR26.VAR143 = VAR143 ;
assign MODULE1.VAR26.VAR88 = VAR64 ;
assign MODULE1.VAR26.VAR89 = VAR89 ;
assign MODULE1.VAR26.VAR245 = VAR222; assign MODULE1.VAR26.VAR222 = VAR222 ;
assign MODULE1.VAR26.VAR41 = VAR41 ;
assign MODULE1.VAR26.VAR147 = VAR147 ;
assign MODULE1.VAR26.VAR290 = VAR290 ;
assign MODULE1.VAR26.VAR19 = VAR19 ;
assign MODULE1.VAR26.VAR92 = VAR286 ;
assign MODULE1.VAR26.VAR204 = VAR204 ;
assign MODULE1.VAR26.VAR186 = VAR186 ;
assign MODULE1.VAR26.VAR262 = VAR262 ;
assign VAR40 = ~VAR286 ;
wire VAR51 = 0;
wire VAR155 = 0;
wire VAR22 = 0;
wire VAR224 = 0;
wire [13:0] VAR294 = 0;
wire [13:0] VAR282 = 0;
wire [13:0] VAR101 = 0;
wire [13:0] VAR43 = 0;
wire [2:0] VAR219 = 0;
wire [2:0] VAR77 = 0;
wire [2:0] VAR146 = 0;
wire [2:0] VAR253 = 0;
reg VAR235;
wire VAR270 ;
wire VAR222 ;
wire VAR159 = MODULE1.VAR26.VAR80.VAR226 ;
wire VAR286 ;
wire VAR40 ;
wire VAR262 ;
wire VAR64 ;
wire VAR89 ;
wire VAR148 ;
wire VAR147;
wire VAR290 ;
wire VAR204 ;
wire VAR139 ;
wire VAR143 ;
wire VAR41 ;
wire VAR197 ;
wire VAR19 ;
wire VAR186 ;
wire VAR99 ;
wire VAR221 ;
assign VAR169 = VAR148;
assign MODULE1.VAR26.VAR99 = VAR99 ;
assign MODULE1.VAR26.VAR221 = VAR221 ;
assign MODULE1.VAR26.VAR139 = VAR139 ;
assign MODULE1.VAR26.VAR143 = VAR143 ;
assign MODULE1.VAR26.VAR88 = VAR64 ;
assign MODULE1.VAR26.VAR89 = VAR89 ;
assign MODULE1.VAR26.VAR222 = VAR222 ;
assign MODULE1.VAR26.VAR41 = VAR41 ;
assign MODULE1.VAR26.VAR147 = VAR147 ;
assign MODULE1.VAR26.VAR290 = VAR290 ;
assign MODULE1.VAR26.VAR19 = VAR19 ;
assign MODULE1.VAR26.VAR92 = VAR286 ;
assign MODULE1.VAR26.VAR204 = VAR204 ;
assign MODULE1.VAR26.VAR186 = VAR186 ;
assign MODULE1.VAR26.VAR262 = VAR262 ;
assign VAR40 = ~VAR286 ;
wire VAR270 ;
wire VAR286 = MODULE1.VAR26.VAR92 ;
wire VAR40 = ~MODULE1.VAR26.VAR92 ;
wire VAR147 = MODULE1.VAR26.VAR147 ;
wire VAR222 = MODULE1.VAR26.VAR222 ;
wire VAR159 = MODULE1.VAR26.VAR23.VAR226 ;
wire VAR41 = MODULE1.VAR26.VAR41 ;
wire VAR148 = VAR169 ;
wire VAR122 = ~VAR148;
assign MODULE1.VAR26.VAR46 = 1'b0 ;
assign MODULE1.VAR26.VAR1 = 1'b0 ;
assign MODULE1.VAR26.VAR56 = 1'b0 ;
assign MODULE1.VAR26.VAR255 = 1'b0 ;
assign MODULE1.VAR26.VAR287 = 1'b0 ;
assign MODULE1.VAR26.VAR281 = 1'b0 ;
assign MODULE1.VAR26.VAR7 = 0 ;
assign MODULE1.VAR26.VAR44 = 0 ;
assign MODULE1.VAR26.VAR187 = 0 ;
assign MODULE1.VAR26.VAR227 = 0 ;
assign MODULE1.VAR26.VAR144 = 0 ;
assign MODULE1.VAR26.VAR210 = 0 ;
assign MODULE1.VAR26.VAR110 = 1'b1 ;
assign MODULE1.VAR26.VAR209 = 1'b1 ;
assign MODULE1.VAR26.VAR83 = 1 ;
assign MODULE1.VAR26.VAR91 = 1 ;
assign MODULE1.VAR26.VAR70 = 1 ;
assign MODULE1.VAR26.VAR57 = 1 ;
assign MODULE1.VAR26.VAR218 = 1 ;
assign MODULE1.VAR26.VAR196 = 1 ;
assign MODULE1.VAR26.VAR260 = 1 ;
assign MODULE1.VAR26.VAR95 = 1 ;
assign MODULE1.VAR26.VAR112 = 1'b0 ;
assign MODULE1.VAR26.VAR285 = VAR270;
assign MODULE1.VAR26.VAR3 = 0 ;
assign MODULE1.VAR26.VAR93 = 0 ;
assign MODULE1.VAR26.VAR267 = 1'b1;
assign MODULE1.VAR26.VAR192 = 0 ;
assign MODULE1.VAR26.VAR104 = 0 ;
assign MODULE1.VAR26.VAR235 = 1 ;
assign MODULE1.VAR26.VAR121 = 0 ;
assign MODULE1.VAR26.VAR46 = 1'b0 ;
assign MODULE1.VAR26.VAR1 = 1'b0 ;
assign MODULE1.VAR26.VAR56 = 1'b0 ;
assign MODULE1.VAR26.VAR255 = 1'b0 ;
assign MODULE1.VAR26.VAR287 = 1'b0 ;
assign MODULE1.VAR26.VAR3 = 0 ;
assign MODULE1.VAR26.VAR7 = 0 ;
assign MODULE1.VAR26.VAR227 = 0 ;
assign MODULE1.VAR26.VAR210 = 0 ;
assign MODULE1.VAR26.VAR93 = 0 ;
assign MODULE1.VAR26.VAR44 = 0 ;
assign MODULE1.VAR26.VAR187 = 0 ;
assign MODULE1.VAR26.VAR144 = 0 ;
assign MODULE1.VAR26.VAR14 = 1'b1 ;
assign MODULE1.VAR26.VAR142 = 1'b1 ;
assign MODULE1.VAR26.VAR2 = 1'b1 ;
assign MODULE1.VAR26.VAR42 = 1'b1 ;
assign MODULE1.VAR26.VAR265 = 1'b1 ;
assign MODULE1.VAR26.VAR75 = 1'b1 ;
assign MODULE1.VAR26.VAR156 = 1'b1 ;
assign MODULE1.VAR26.VAR238 = 1'b1 ;
assign MODULE1.VAR26.VAR47 = 1'b1 ;
assign MODULE1.VAR26.VAR83 = 1 ;
assign MODULE1.VAR26.VAR91 = 1 ;
assign MODULE1.VAR26.VAR70 = 1 ;
assign MODULE1.VAR26.VAR57 = 1 ;
assign MODULE1.VAR26.VAR110 = 1'b1 ;
assign MODULE1.VAR26.VAR209 = 1'b1 ;
assign MODULE1.VAR26.VAR218 = 1 ;
assign MODULE1.VAR26.VAR196 = 1 ;
assign MODULE1.VAR26.VAR260 = 1 ;
assign MODULE1.VAR26.VAR95 = 1 ;
assign MODULE1.VAR26.VAR281 = 1'b0 ;
assign MODULE1.VAR26.VAR112 = 1'b0 ;
assign MODULE1.VAR26.VAR285 = VAR270;
assign MODULE1.VAR26.VAR267 = 1'b1;
assign MODULE1.VAR26.VAR192 = 0 ;
assign MODULE1.VAR26.VAR104 = 0 ;
assign MODULE1.VAR26.VAR121 = 0 ;
assign MODULE1.VAR26.VAR217 = 0;
assign MODULE1.VAR26.VAR63 = 0;
assign MODULE1.VAR26.VAR106 = 0;
assign MODULE1.VAR26.VAR185 = 0;
assign MODULE1.VAR26.VAR235 = VAR235;
begin
begin | gpl-2.0 |
Murailab-arch/magukara | cores/asfifo/rtl/graycounter.v | 1,169 | module MODULE1
(output reg [VAR4-1:0] VAR1,
input wire VAR5, input wire rst,
input wire VAR3);
reg [VAR4-1:0] VAR2;
always @ (posedge VAR3)
if (rst) begin
VAR2 <= {VAR4{1'VAR6 0}} + 1; VAR1 <= {VAR4{1'VAR6 0}}; end
else if (VAR5) begin
VAR2 <= VAR2 + 1;
VAR1 <= {VAR2[VAR4-1],
VAR2[VAR4-2:0] ^ VAR2[VAR4-1:1]};
end
endmodule | gpl-3.0 |
GLADICOS/SPACEWIRESYSTEMC | altera_work/spw_fifo_ulight/ulight_fifo/synthesis/submodules/ulight_fifo_fifo_empty_rx_status.v | 1,994 | module MODULE1 (
address,
clk,
VAR5,
VAR6,
VAR3
)
;
output [ 31: 0] VAR3;
input [ 1: 0] address;
input clk;
input VAR5;
input VAR6;
wire VAR4;
wire VAR2;
wire VAR1;
reg [ 31: 0] VAR3;
assign VAR4 = 1;
assign VAR1 = {1 {(address == 0)}} & VAR2;
always @(posedge clk or negedge VAR6)
begin
if (VAR6 == 0)
VAR3 <= 0;
end
else if (VAR4)
VAR3 <= {32'b0 | VAR1};
end
assign VAR2 = VAR5;
endmodule | gpl-3.0 |
The-OpenROAD-Project/asap7 | asap7sc7p5t_28/Verilog/asap7sc7p5t_OA_SLVT_TT_201020.v | 197,635 | module MODULE1 (VAR4, VAR8, VAR1, VAR3, VAR2);
output VAR4;
input VAR8, VAR1, VAR3, VAR2;
wire VAR10, VAR9, VAR6;
wire VAR5, VAR11, VAR7;
not (VAR5, VAR2);
not (VAR6, VAR3);
and (VAR11, VAR6, VAR5);
not (VAR9, VAR1);
not (VAR10, VAR8);
and (VAR7, VAR10, VAR9, VAR5);
or (VAR4, VAR7, VAR11); | bsd-3-clause |
merckhung/zet | cores/gpio/rtl/seg_7.v | 1,890 | module MODULE1 (
input [3:0] VAR2,
input en,
output reg [6:0] VAR1
);
always @(VAR2 or en)
if (!en) VAR1 <= 7'h3f;
else
case (VAR2)
4'h0: VAR1 <= {1'b1,1'b0,1'b0,1'b0,1'b0,1'b0,1'b0};
4'h1: VAR1 <= {1'b1,1'b1,1'b1,1'b1,1'b0,1'b0,1'b1};
4'h2: VAR1 <= {1'b0,1'b1,1'b0,1'b0,1'b1,1'b0,1'b0};
4'h3: VAR1 <= {1'b0,1'b1,1'b1,1'b0,1'b0,1'b0,1'b0};
4'h4: VAR1 <= {1'b0,1'b0,1'b1,1'b1,1'b0,1'b0,1'b1};
4'h5: VAR1 <= {1'b0,1'b0,1'b1,1'b0,1'b0,1'b1,1'b0};
4'h6: VAR1 <= {1'b0,1'b0,1'b0,1'b0,1'b0,1'b1,1'b0};
4'h7: VAR1 <= {1'b1,1'b1,1'b1,1'b1,1'b0,1'b0,1'b0};
4'h8: VAR1 <= {1'b0,1'b0,1'b0,1'b0,1'b0,1'b0,1'b0};
4'h9: VAR1 <= {1'b0,1'b0,1'b1,1'b0,1'b0,1'b0,1'b0};
4'ha: VAR1 <= {1'b0,1'b0,1'b0,1'b1,1'b0,1'b0,1'b0};
4'hb: VAR1 <= {1'b0,1'b0,1'b0,1'b0,1'b0,1'b1,1'b1};
4'hc: VAR1 <= {1'b0,1'b1,1'b0,1'b0,1'b1,1'b1,1'b1};
4'hd: VAR1 <= {1'b0,1'b1,1'b0,1'b0,1'b0,1'b0,1'b1};
4'he: VAR1 <= {1'b0,1'b0,1'b0,1'b0,1'b1,1'b1,1'b0};
4'hf: VAR1 <= {1'b0,1'b0,1'b0,1'b1,1'b1,1'b1,1'b0};
endcase
endmodule | gpl-3.0 |
kazuyamashi/cReComp | example/verilog/pwm_ctl.v | 1,431 | module MODULE1(
input clk,
input rst,
input [14:0] VAR2,
input [0:0] VAR3,
output [0:0] VAR5,
output [0:0] VAR7
);
parameter VAR6 = 19999;
reg VAR9;
reg VAR9;
reg en;
reg [14:0] in;
reg [31:0] counter;
wire [31:0] VAR1;
reg [31:0] VAR8;
VAR4 VAR8 = VAR6;
VAR4 in = VAR6;
assign VAR1 = VAR8 - in;
assign VAR5 = VAR9;
assign VAR7 = en;
always @(posedge clk)begin
if(rst)begin
in <= 19999;
VAR9 <= 0;
end
else if(0 < VAR2 && VAR2 < VAR8)begin
in <= VAR2;
VAR9 <= VAR3;
end
else
in <= VAR6;
end
always @(posedge clk)begin
if(rst)begin
VAR9 <= 0;
en <= 0;
end
else if(VAR1 > counter)begin
VAR9 <= VAR9;
en <= 1;
end
else begin
en <= 0;
end
end
always @(posedge clk)begin
if(rst)begin
counter <= 0;
end
else if(VAR8 == counter)
counter <= 0;
end
else
counter <= counter + 1;
end
endmodule | bsd-3-clause |
bigeagle/riffa | fpga/xilinx/zc706/riffa_wrapper_zc706.v | 37,829 | module MODULE1
parameter VAR225 = 128,
parameter VAR97 = 256,
parameter VAR41 = 5
)
(
input [VAR225-1:0] VAR217,
input [(VAR225/8)-1:0] VAR156,
input VAR231,
input VAR308,
output VAR38,
input [VAR204-1:0] VAR330,
output VAR141,
output VAR243,
output [VAR225-1:0] VAR127,
output [(VAR225/8)-1:0] VAR199,
output VAR55,
output VAR66,
input VAR222,
output [VAR75-1:0] VAR234,
output VAR146,
input [VAR126-1:0] VAR169,
input [VAR34-1:0] VAR79,
input [VAR212-1:0] VAR112,
input [VAR83-1:0] VAR194,
input [VAR83-1:0] VAR292,
input [VAR83-1:0] VAR268,
input [VAR83-1:0] VAR53,
input [VAR242-1:0] VAR285,
input [VAR211-1:0] VAR250,
output [VAR80-1:0] VAR6,
input VAR180,
input VAR312,
output VAR192,
input VAR254,
input VAR221,
output VAR273,
input [VAR98-1:0] VAR289, output [VAR98-1:0] VAR341, input [VAR98-1:0] VAR351, output [VAR98-1:0] VAR10, output [(VAR98*VAR257)-1:0] VAR161, output [(VAR98*VAR190)-1:0] VAR54, output [(VAR98*VAR225)-1:0] VAR177, output [VAR98-1:0] VAR265, input [VAR98-1:0] VAR209,
input [VAR98-1:0] VAR25, input [VAR98-1:0] VAR164, output [VAR98-1:0] VAR72, input [VAR98-1:0] VAR62, input [(VAR98*VAR257)-1:0] VAR354, input [(VAR98*VAR190)-1:0] VAR61, input [(VAR98*VAR225)-1:0] VAR339, input [VAR98-1:0] VAR346, output [VAR98-1:0] VAR74
);
localparam VAR106 = "VAR277"; localparam VAR188 = VAR97 * 2;
localparam VAR57 = "VAR170";
localparam VAR153 = VAR225 / 32;
localparam VAR338 = 1;
localparam VAR31 = 1;
localparam VAR48 = 10;
wire clk;
wire VAR298;
wire [VAR225-1:0] VAR227;
wire VAR157;
wire VAR297;
wire [(VAR225/32)-1:0] VAR142;
wire [VAR259(VAR225/32)-1:0] VAR144;
wire [VAR176-1:0] VAR174;
wire VAR189;
wire [VAR259(VAR225/32)-1:0] VAR358;
wire [VAR172-1:0] VAR352;
wire [VAR23-1:0] VAR7;
wire [VAR103-1:0] VAR11;
wire [VAR135-1:0] VAR136;
wire [VAR111-1:0] VAR128;
wire [VAR237-1:0] VAR24;
wire [VAR132-1:0] VAR186;
wire VAR247;
wire [VAR225-1:0] VAR184;
wire VAR185;
wire [(VAR225/32)-1:0] VAR58;
wire VAR335;
wire [VAR259(VAR225/32)-1:0] VAR78;
wire [VAR176-1:0] VAR284;
wire VAR302;
wire [VAR259(VAR225/32)-1:0] VAR114;
wire [VAR172-1:0] VAR201;
wire [VAR124-1:0] VAR90;
wire [VAR140-1:0] VAR119;
wire [VAR23-1:0] VAR205;
wire [VAR135-1:0] VAR235;
wire [VAR105-1:0] VAR300;
wire [VAR69-1:0] VAR253;
wire [VAR332-1:0] VAR18;
wire [VAR111-1:0] VAR59;
wire VAR63;
wire VAR108;
wire [VAR225-1:0] VAR95;
wire VAR228;
wire [VAR259(VAR225/32)-1:0] VAR162;
wire VAR178;
wire [VAR259(VAR225/32)-1:0] VAR232;
wire VAR343;
wire VAR241;
wire [VAR176-1:0] VAR5;
wire [VAR172-1:0] VAR118;
wire [VAR103-1:0] VAR196;
wire [VAR135-1:0] VAR163;
wire [VAR111-1:0] VAR280;
wire [VAR237-1:0] VAR348;
wire [VAR23-1:0] VAR248;
wire [VAR332-1:0] VAR120;
wire [VAR124-1:0] VAR22;
wire [VAR140-1:0] VAR147;
wire VAR179;
wire VAR148;
wire VAR181;
wire VAR16;
wire [VAR225-1:0] VAR203;
wire VAR149;
wire [VAR259(VAR225/32)-1:0] VAR244;
wire VAR245;
wire [VAR259(VAR225/32)-1:0] VAR299;
wire VAR91;
wire VAR219;
wire [VAR176-1:0] VAR175;
wire [VAR172-1:0] VAR220;
wire [VAR105-1:0] VAR353;
wire [VAR111-1:0] VAR319;
wire [VAR23-1:0] VAR13;
wire [VAR124-1:0] VAR46;
wire [VAR140-1:0] VAR155;
wire [VAR135-1:0] VAR70;
wire VAR109;
wire VAR320;
wire VAR82;
wire VAR89;
wire [VAR225-1:0] VAR134;
wire VAR67;
wire [VAR331-1:0] VAR305;
wire VAR350;
wire [VAR331-1:0] VAR1;
wire VAR252;
wire [VAR69-1:0] VAR183;
wire VAR356;
wire [VAR225-1:0] VAR130;
wire VAR347;
wire [VAR331-1:0] VAR317;
wire VAR325;
wire [VAR331-1:0] VAR15;
wire VAR36;
wire VAR40;
wire [VAR225-1:0] VAR165;
wire [VAR264-1:0] VAR314;
wire [(VAR225/32)-1:0] VAR19;
wire VAR287 = 0;
wire VAR117;
wire [VAR225-1:0] VAR206 = 0;
wire [VAR152-1:0] VAR337 = 0;
wire VAR327 = 0;
wire [(VAR225/32)-1:0] VAR236 = 0;
wire VAR73 = 0;
wire VAR267;
wire [VAR225-1:0] VAR33 = 0;
wire [VAR68-1:0] VAR138 = 0;
wire VAR171 = 0;
wire [(VAR225/32)-1:0] VAR282 = 0;
wire VAR52 = 0;
wire VAR286 = 0;
wire [VAR225-1:0] VAR8;
wire [VAR195-1:0] VAR355;
wire VAR290;
wire [(VAR225/32)-1:0] VAR129;
wire VAR239;
wire VAR208 = 0;
wire VAR102;
wire [VAR132-1:0] VAR323;
wire VAR214;
wire VAR85;
wire [VAR223-1:0] VAR283;
wire [VAR51-1:0] VAR35;
wire [VAR240-1:0] VAR233;
wire [VAR110-1:0] VAR197;
wire [VAR242-1:0] VAR4;
wire [VAR211-1:0] VAR125;
wire VAR94;
wire VAR263;
genvar VAR49;
reg VAR107;
reg VAR349;
assign clk = VAR254;
assign VAR298 = VAR221;
VAR329
.VAR225 (VAR225))
VAR296
(
.VAR342 (VAR134[VAR225-1:0]),
.VAR65 (VAR252),
.VAR93 (VAR350),
.VAR291 (VAR1[VAR259(VAR225/32)-1:0]),
.VAR28 (VAR67),
.VAR27 (VAR305[VAR259(VAR225/32)-1:0]),
.VAR279 (VAR183[VAR69-1:0]),
.VAR150 (VAR356),
.VAR326 (VAR323[VAR132-1:0]),
.VAR294 (VAR102),
.VAR213 (VAR35[VAR51-1:0]),
.VAR328 (VAR283[VAR223-1:0]),
.VAR288 (VAR197[VAR110-1:0]),
.VAR121 (VAR233[VAR240-1:0]),
.VAR210 (VAR85),
.VAR115 (VAR214),
.VAR281 (VAR4[VAR242-1:0]),
.VAR9 (VAR125[VAR211-1:0]),
.VAR167 (VAR263),
.VAR336 (clk),
.VAR122 (VAR298),
.VAR246 (VAR89),
.VAR272 (VAR130[VAR225-1:0]),
.VAR318 (VAR36),
.VAR322 (VAR325),
.VAR191 (VAR15[VAR259(VAR225/32)-1:0]),
.VAR311 (VAR347),
.VAR145 (VAR317[VAR259(VAR225/32)-1:0]),
.VAR306 (VAR94),
.VAR38 (VAR38),
.VAR141 (VAR141),
.VAR243 (VAR243),
.VAR127 (VAR127[VAR225-1:0]),
.VAR199 (VAR199[(VAR225/8)-1:0]),
.VAR55 (VAR55),
.VAR66 (VAR66),
.VAR234 (VAR234[VAR75-1:0]),
.VAR146 (VAR146),
.VAR6 (VAR6[VAR80-1:0]),
.VAR192 (VAR192),
.VAR217 (VAR217[VAR225-1:0]),
.VAR156 (VAR156[(VAR225/8)-1:0]),
.VAR231 (VAR231),
.VAR308 (VAR308),
.VAR330 (VAR330[VAR204-1:0]),
.VAR222 (VAR222),
.VAR169 (VAR169[VAR126-1:0]),
.VAR79 (VAR79[VAR34-1:0]),
.VAR112 (VAR112[VAR212-1:0]),
.VAR194 (VAR194[VAR83-1:0]),
.VAR292 (VAR292[VAR83-1:0]),
.VAR268 (VAR268[VAR83-1:0]),
.VAR53 (VAR53[VAR83-1:0]),
.VAR285 (VAR285[VAR242-1:0]),
.VAR250 (VAR250[VAR211-1:0]),
.VAR180 (VAR180),
.VAR312 (VAR312));
VAR321
.VAR41 (VAR41),
.VAR31 (VAR31),
.VAR338 (VAR338),
.VAR261 (VAR97/4),
.VAR57 (VAR57))
VAR309
( .VAR159 (VAR227[VAR225-1:0]),
.VAR313 (VAR142[(VAR225/32)-1:0]),
.VAR230 (VAR157),
.VAR21 (VAR297),
.VAR249 (VAR144[VAR259(VAR225/32)-1:0]),
.VAR200 (VAR174[VAR176-1:0]),
.VAR39 (VAR189),
.VAR37 (VAR358[VAR259(VAR225/32)-1:0]),
.VAR116 (VAR352[VAR172-1:0]),
.VAR168 (VAR7[VAR23-1:0]),
.VAR84 (VAR11[VAR103-1:0]),
.VAR198 (VAR136[VAR135-1:0]),
.VAR104 (VAR128[VAR111-1:0]),
.VAR160 (VAR24[VAR237-1:0]),
.VAR166 (VAR186[VAR132-1:0]),
.VAR255 (VAR247),
.VAR270 (VAR184[VAR225-1:0]),
.VAR14 (VAR58[(VAR225/32)-1:0]),
.VAR154 (VAR185),
.VAR304 (VAR335),
.VAR357 (VAR78[VAR259(VAR225/32)-1:0]),
.VAR60 (VAR302),
.VAR293 (VAR114[VAR259(VAR225/32)-1:0]),
.VAR345 (VAR284[VAR176-1:0]),
.VAR344 (VAR201[VAR172-1:0]),
.VAR26 (VAR90[VAR124-1:0]),
.VAR334 (VAR119[VAR140-1:0]),
.VAR99 (VAR205[VAR23-1:0]),
.VAR71 (VAR235[VAR135-1:0]),
.VAR262 (VAR300[VAR105-1:0]),
.VAR17 (VAR253[VAR69-1:0]),
.VAR187 (VAR18[VAR332-1:0]),
.VAR224 (VAR59[VAR111-1:0]),
.VAR47 (VAR63),
.VAR20 (VAR343),
.VAR333 (VAR148),
.VAR269 (VAR181),
.VAR303 (VAR91),
.VAR45 (VAR320),
.VAR101 (VAR82),
.VAR272 (VAR130),
.VAR318 (VAR36),
.VAR322 (VAR325),
.VAR191 (VAR15),
.VAR311 (VAR347),
.VAR145 (VAR317),
.VAR246 (VAR89),
.VAR336 (clk),
.VAR122 (VAR298),
.VAR326 (VAR323[VAR132-1:0]),
.VAR182 (VAR108),
.VAR295 (VAR95[VAR225-1:0]),
.VAR158 (VAR228),
.VAR139 (VAR162[VAR259(VAR225/32)-1:0]),
.VAR2 (VAR178),
.VAR218 (VAR232[VAR259(VAR225/32)-1:0]),
.VAR276 (VAR241),
.VAR56 (VAR5[VAR176-1:0]),
.VAR32 (VAR118[VAR172-1:0]),
.VAR316 (VAR196[VAR103-1:0]),
.VAR42 (VAR163[VAR135-1:0]),
.VAR271 (VAR280[VAR111-1:0]),
.VAR131 (VAR348[VAR237-1:0]),
.VAR29 (VAR248[VAR23-1:0]),
.VAR64 (VAR120[VAR332-1:0]),
.VAR256 (VAR22[VAR124-1:0]),
.VAR275 (VAR147[VAR140-1:0]),
.VAR12 (VAR179),
.VAR238 (VAR16),
.VAR86 (VAR203[VAR225-1:0]),
.VAR88 (VAR149),
.VAR193 (VAR244[VAR259(VAR225/32)-1:0]),
.VAR207 (VAR245),
.VAR43 (VAR299[VAR259(VAR225/32)-1:0]),
.VAR340 (VAR219),
.VAR310 (VAR175[VAR176-1:0]),
.VAR50 (VAR220[VAR172-1:0]),
.VAR215 (VAR353[VAR105-1:0]),
.VAR3 (VAR319[VAR111-1:0]),
.VAR324 (VAR13[VAR23-1:0]),
.VAR307 (VAR46[VAR124-1:0]),
.VAR229 (VAR155[VAR140-1:0]),
.VAR315 (VAR70[VAR135-1:0]),
.VAR77 (VAR109),
.VAR342 (VAR134),
.VAR65 (VAR252),
.VAR93 (VAR350),
.VAR291 (VAR1),
.VAR28 (VAR67),
.VAR27 (VAR305),
.VAR279 (VAR183),
.VAR150 (VAR356),
.VAR226 (VAR286),
.VAR251 (VAR267),
.VAR143 (VAR239),
.VAR113 (VAR290),
.VAR301 (VAR8[VAR225-1:0]),
.VAR100 (VAR129[(VAR225/32)-1:0]),
.VAR133 (VAR355[VAR195-1:0]),
.VAR81 (VAR117),
.VAR76 (VAR40),
.VAR92 (VAR165[VAR225-1:0]),
.VAR87 (VAR19[(VAR225/32)-1:0]),
.VAR260 (VAR314[VAR264-1:0]),
.VAR173 (VAR52),
.VAR137 (VAR171),
.VAR258 (VAR33[VAR225-1:0]),
.VAR44 (VAR282[(VAR225/32)-1:0]),
.VAR202 (VAR138[VAR68-1:0]),
.VAR266 (VAR73),
.VAR278 (VAR327),
.VAR359 (VAR206[VAR225-1:0]),
.VAR123 (VAR236[(VAR225/32)-1:0]),
.VAR216 (VAR337[VAR152-1:0]),
.VAR151 (VAR208),
.VAR30 (VAR287)
);
VAR274
.VAR225 (VAR225),
.VAR98 (VAR98),
.VAR188 (VAR188),
.VAR57 (VAR57),
.VAR106 (VAR106),
.VAR48 (VAR48))
VAR96
( .VAR295 (VAR95[VAR225-1:0]),
.VAR182 (VAR108),
.VAR158 (VAR228),
.VAR139 (VAR162[VAR259(VAR225/32)-1:0]),
.VAR2 (VAR178),
.VAR218 (VAR232[VAR259(VAR225/32)-1:0]),
.VAR276 (VAR241),
.VAR56 (VAR5[VAR176-1:0]),
.VAR32 (VAR118[VAR172-1:0]),
.VAR316 (VAR196[VAR103-1:0]),
.VAR42 (VAR163[VAR135-1:0]),
.VAR271 (VAR280[VAR111-1:0]),
.VAR131 (VAR348[VAR237-1:0]),
.VAR29 (VAR248[VAR23-1:0]),
.VAR64 (VAR120[VAR332-1:0]),
.VAR256 (VAR22[VAR124-1:0]),
.VAR275 (VAR147[VAR140-1:0]),
.VAR12 (VAR179),
.VAR238 (VAR16),
.VAR86 (VAR203[VAR225-1:0]),
.VAR88 (VAR149),
.VAR193 (VAR244[VAR259(VAR225/32)-1:0]),
.VAR207 (VAR245),
.VAR43 (VAR299[VAR259(VAR225/32)-1:0]),
.VAR340 (VAR219),
.VAR310 (VAR175[VAR176-1:0]),
.VAR50 (VAR220[VAR172-1:0]),
.VAR215 (VAR353[VAR105-1:0]),
.VAR3 (VAR319[VAR111-1:0]),
.VAR324 (VAR13[VAR23-1:0]),
.VAR307 (VAR46[VAR124-1:0]),
.VAR229 (VAR155[VAR140-1:0]),
.VAR315 (VAR70[VAR135-1:0]),
.VAR77 (VAR109),
.VAR306 (VAR94),
.VAR336 (clk),
.VAR122 (VAR298),
.VAR270 (VAR184[VAR225-1:0]),
.VAR154 (VAR185),
.VAR304 (VAR335),
.VAR357 (VAR78[VAR259(VAR225/32)-1:0]),
.VAR14 (VAR58[(VAR225/32)-1:0]),
.VAR60 (VAR302),
.VAR293 (VAR114[VAR259(VAR225/32)-1:0]),
.VAR345 (VAR284[VAR176-1:0]),
.VAR344 (VAR201[VAR172-1:0]),
.VAR26 (VAR90[VAR124-1:0]),
.VAR334 (VAR119[VAR140-1:0]),
.VAR99 (VAR205[VAR23-1:0]),
.VAR71 (VAR235[VAR135-1:0]),
.VAR262 (VAR300[VAR105-1:0]),
.VAR17 (VAR253[VAR69-1:0]),
.VAR187 (VAR18[VAR332-1:0]),
.VAR224 (VAR59[VAR111-1:0]),
.VAR47 (VAR63),
.VAR230 (VAR157),
.VAR159 (VAR227[VAR225-1:0]),
.VAR21 (VAR297),
.VAR249 (VAR144[VAR259(VAR225/32)-1:0]),
.VAR313 (VAR142[(VAR225/32)-1:0]),
.VAR39 (VAR189),
.VAR37 (VAR358[VAR259(VAR225/32)-1:0]),
.VAR200 (VAR174[VAR176-1:0]),
.VAR116 (VAR352[VAR172-1:0]),
.VAR168 (VAR7[VAR23-1:0]),
.VAR84 (VAR11[VAR103-1:0]),
.VAR198 (VAR136[VAR135-1:0]),
.VAR104 (VAR128[VAR111-1:0]),
.VAR160 (VAR24[VAR237-1:0]),
.VAR166 (VAR186[VAR132-1:0]),
.VAR255 (VAR247),
.VAR20 (VAR343),
.VAR333 (VAR148),
.VAR269 (VAR181),
.VAR303 (VAR91),
.VAR45 (VAR320),
.VAR101 (VAR82),
.VAR326 (VAR323[VAR132-1:0]),
.VAR294 (VAR102),
.VAR213 (VAR35[VAR51-1:0]),
.VAR328 (VAR283[VAR223-1:0]),
.VAR288 (VAR197[VAR110-1:0]),
.VAR121 (VAR233[VAR240-1:0]),
.VAR210 (VAR85),
.VAR115 (VAR214),
.VAR281 (VAR4[VAR242-1:0]),
.VAR9 (VAR125[VAR211-1:0]),
.VAR167 (VAR263),
.VAR273 (VAR273),
.VAR341 (VAR341[VAR98-1:0]),
.VAR10 (VAR10[VAR98-1:0]),
.VAR161 (VAR161[(VAR98*32)-1:0]),
.VAR54 (VAR54[(VAR98*31)-1:0]),
.VAR177 (VAR177[(VAR98*VAR225)-1:0]),
.VAR265 (VAR265[VAR98-1:0]),
.VAR72 (VAR72[VAR98-1:0]),
.VAR74 (VAR74[VAR98-1:0]),
.VAR289 (VAR289[VAR98-1:0]),
.VAR351 (VAR351[VAR98-1:0]),
.VAR209 (VAR209[VAR98-1:0]),
.VAR25 (VAR25[VAR98-1:0]),
.VAR164 (VAR164[VAR98-1:0]),
.VAR62 (VAR62[VAR98-1:0]),
.VAR354 (VAR354[(VAR98*32)-1:0]),
.VAR61 (VAR61[(VAR98*31)-1:0]),
.VAR339 (VAR339[(VAR98*VAR225)-1:0]),
.VAR346 (VAR346[VAR98-1:0]));
endmodule | bsd-3-clause |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/maj3/sky130_fd_sc_hd__maj3.functional.pp.v | 2,186 | module MODULE1 (
VAR9 ,
VAR8 ,
VAR10 ,
VAR3 ,
VAR7,
VAR16,
VAR5 ,
VAR14
);
output VAR9 ;
input VAR8 ;
input VAR10 ;
input VAR3 ;
input VAR7;
input VAR16;
input VAR5 ;
input VAR14 ;
wire VAR6 ;
wire VAR20 ;
wire VAR15 ;
wire VAR13 ;
wire VAR17;
or VAR12 (VAR6 , VAR10, VAR8 );
and VAR11 (VAR20 , VAR6, VAR3 );
and VAR2 (VAR15 , VAR8, VAR10 );
or VAR4 (VAR13 , VAR15, VAR20 );
VAR1 VAR18 (VAR17, VAR13, VAR7, VAR16);
buf VAR19 (VAR9 , VAR17 );
endmodule | apache-2.0 |
Vudentz/zephyr | soc/nios2/nios2f-zephyr/cpu/ghrd_10m50da_top.v | 6,394 | module MODULE1 (
input wire VAR17,
input wire VAR34,
output wire VAR2,
inout wire[3:0] VAR8,
output wire VAR22,
inout wire VAR28,
inout wire VAR21,
input wire VAR15,
output wire VAR3,
output wire VAR32,
output wire VAR18,
input wire VAR30,
output wire VAR10,
output wire [4:0] VAR5
);
reg [25:0] VAR36;
wire VAR24 ;
wire VAR26 ;
wire VAR4 ;
wire VAR11 ;
assign VAR26 = VAR21;
assign VAR21 = VAR11 ? 1'b0 : 1'VAR16;
assign VAR24 = VAR28;
assign VAR28 = VAR4 ? 1'b0 : 1'VAR16;
VAR25 VAR6 (
.VAR12 (VAR17),
.VAR14 (VAR34),
.VAR33 (VAR8),
.VAR38 (VAR2),
.VAR20 (VAR22),
.VAR9 (VAR24),
.VAR35 (VAR26),
.VAR31 (VAR4),
.VAR39 (VAR11),
.VAR13 (VAR15), .VAR7 (VAR3), .VAR27 (VAR32), .VAR37 (VAR18), .VAR1 (VAR5[3:0]),
.VAR23 (VAR30), .VAR19 (VAR10), .VAR29 ()
);
always @(posedge VAR17 or negedge VAR34)
if (!VAR34)
VAR36 <= 26'h0; else
VAR36 <= VAR36 + 1'b1;
assign VAR5[4] = VAR36[25];
endmodule | apache-2.0 |
Given-Jiang/Erosion_Operation_Altera_OpenCL_DE1-SoC | bin_Erosion_Operation/system/synthesis/submodules/altera_avalon_st_clock_crosser.v | 5,027 | module MODULE1(
VAR15,
VAR7,
VAR28,
VAR20,
VAR29,
VAR18,
VAR2,
VAR9,
VAR25,
VAR5
);
parameter VAR22 = 1;
parameter VAR27 = 8;
parameter VAR3 = 2;
parameter VAR10 = 2;
parameter VAR32 = 1;
localparam VAR1 = VAR22 * VAR27;
input VAR15;
input VAR7;
output VAR28;
input VAR20;
input [VAR1-1:0] VAR29;
input VAR18;
input VAR2;
input VAR9;
output VAR25;
output [VAR1-1:0] VAR5;
reg [VAR1-1:0] VAR13;
reg [VAR1-1:0] VAR30;
reg VAR21;
wire VAR4;
wire VAR26;
reg VAR8;
wire VAR16;
wire VAR11;
wire VAR23;
wire VAR12;
assign VAR28 = ~(VAR4 ^ VAR21);
assign VAR16 = VAR20 & VAR28;
assign VAR23 = VAR26 ^ VAR8;
assign VAR11 = VAR12 & VAR23;
always @(posedge VAR15 or posedge VAR7) begin
if (VAR7) begin
VAR13 <= 'b0;
VAR21 <= 1'b0;
end else begin
if (VAR16) begin
VAR21 <= ~VAR21;
VAR13 <= VAR29;
end
end end
always @(posedge VAR18 or posedge VAR2) begin
if (VAR2) begin
VAR8 <= 1'b0;
VAR30 <= 'b0;
end else begin
VAR30 <= VAR13;
if (VAR11) begin
VAR8 <= VAR26;
end
end end
VAR31 #(.VAR14(VAR3)) VAR33 (
.clk(VAR18),
.VAR19(~VAR2),
.din(VAR21),
.dout(VAR26)
);
VAR31 #(.VAR14(VAR10)) VAR6 (
.clk(VAR15),
.VAR19(~VAR7),
.din(VAR8),
.dout(VAR4)
);
generate if (VAR32 == 1) begin
VAR17
.VAR27(VAR27),
.VAR22(VAR22)
) VAR24 (
.clk(VAR18),
.reset(VAR2),
.VAR28(VAR12),
.VAR20(VAR23),
.VAR29(VAR30),
.VAR9(VAR9),
.VAR25(VAR25),
.VAR5(VAR5)
);
end else begin
assign VAR25 = VAR23;
assign VAR12 = VAR9;
assign VAR5 = VAR30;
end
endgenerate
endmodule | mit |
miguelgarcia/sase2017-hls-video | hdmi_in/repo/sase/hdl/verilog/my_video_filter_AXILiteS_s_axi.v | 10,073 | module MODULE1
VAR56 = 5,
VAR62 = 32
)(
input wire VAR41,
input wire VAR32,
input wire VAR6,
input wire [VAR56-1:0] VAR48,
input wire VAR46,
output wire VAR43,
input wire [VAR62-1:0] VAR40,
input wire [VAR62/8-1:0] VAR17,
input wire VAR57,
output wire VAR45,
output wire [1:0] VAR15,
output wire VAR27,
input wire VAR50,
input wire [VAR56-1:0] VAR60,
input wire VAR4,
output wire VAR61,
output wire [VAR62-1:0] VAR52,
output wire [1:0] VAR12,
output wire VAR16,
input wire VAR31,
output wire interrupt,
output wire VAR51,
input wire VAR30,
input wire VAR58,
input wire VAR2,
output wire [15:0] VAR47,
output wire [15:0] VAR39
);
localparam
VAR38 = 5'h00,
VAR28 = 5'h04,
VAR37 = 5'h08,
VAR19 = 5'h0c,
VAR53 = 5'h10,
VAR14 = 5'h14,
VAR20 = 5'h18,
VAR49 = 5'h1c,
VAR59 = 2'd0,
VAR10 = 2'd1,
VAR26 = 2'd2,
VAR42 = 2'd0,
VAR1 = 2'd1,
VAR18 = 5;
reg [1:0] VAR35;
reg [1:0] VAR54;
reg [VAR18-1:0] VAR9;
wire [31:0] VAR23;
wire VAR36;
wire VAR63;
reg [1:0] VAR24;
reg [1:0] VAR5;
reg [31:0] VAR7;
wire VAR55;
wire [VAR18-1:0] VAR25;
wire VAR11;
wire VAR22;
reg VAR13;
reg VAR44;
reg VAR33;
reg VAR29;
reg [1:0] VAR8;
reg [1:0] VAR34;
reg [15:0] VAR21;
reg [15:0] VAR3;
assign VAR43 = (VAR35 == VAR59);
assign VAR45 = (VAR35 == VAR10);
assign VAR15 = 2'b00; assign VAR27 = (VAR35 == VAR26);
assign VAR23 = { {8{VAR17[3]}}, {8{VAR17[2]}}, {8{VAR17[1]}}, {8{VAR17[0]}} };
assign VAR36 = VAR46 & VAR43;
assign VAR63 = VAR57 & VAR45;
always @(posedge VAR41) begin
if (VAR32)
VAR35 <= VAR59;
end
else if (VAR6)
VAR35 <= VAR54;
end
always @ begin
case (VAR24)
VAR42:
if (VAR4)
VAR5 = VAR1;
end
else
VAR5 = VAR42;
VAR1:
if (VAR31 & VAR16)
VAR5 = VAR42;
else
VAR5 = VAR1;
default:
VAR5 = VAR42;
endcase
end
always @(posedge VAR41) begin
if (VAR6) begin
if (VAR55) begin
VAR7 <= 1'b0;
case (VAR25)
VAR38: begin
VAR7[0] <= VAR44;
VAR7[1] <= VAR13;
VAR7[2] <= VAR11;
VAR7[3] <= VAR22;
VAR7[7] <= VAR33;
end
VAR28: begin
VAR7 <= VAR29;
end
VAR37: begin
VAR7 <= VAR8;
end
VAR19: begin
VAR7 <= VAR34;
end
VAR53: begin
VAR7 <= VAR21[15:0];
end
VAR20: begin
VAR7 <= VAR3[15:0];
end
endcase
end
end
end
assign interrupt = VAR29 & (|VAR34);
assign VAR51 = VAR44;
assign VAR11 = VAR2;
assign VAR22 = VAR58;
assign VAR47 = VAR21;
assign VAR39 = VAR3;
always @(posedge VAR41) begin
if (VAR32)
VAR44 <= 1'b0;
end
else if (VAR6) begin
if (VAR63 && VAR9 == VAR38 && VAR17[0] && VAR40[0])
VAR44 <= 1'b1;
end
else if (VAR22)
VAR44 <= VAR33; end
end
always @(posedge VAR41) begin
if (VAR32)
VAR13 <= 1'b0;
end
else if (VAR6) begin
if (VAR30)
VAR13 <= 1'b1;
end
else if (VAR55 && VAR25 == VAR38)
VAR13 <= 1'b0; end
end
always @(posedge VAR41) begin
if (VAR32)
VAR33 <= 1'b0;
end
else if (VAR6) begin
if (VAR63 && VAR9 == VAR38 && VAR17[0])
VAR33 <= VAR40[7];
end
end
always @(posedge VAR41) begin
if (VAR32)
VAR29 <= 1'b0;
end
else if (VAR6) begin
if (VAR63 && VAR9 == VAR28 && VAR17[0])
VAR29 <= VAR40[0];
end
end
always @(posedge VAR41) begin
if (VAR32)
VAR8 <= 1'b0;
end
else if (VAR6) begin
if (VAR63 && VAR9 == VAR37 && VAR17[0])
VAR8 <= VAR40[1:0];
end
end
always @(posedge VAR41) begin
if (VAR32)
VAR34[0] <= 1'b0;
end
else if (VAR6) begin
if (VAR8[0] & VAR30)
VAR34[0] <= 1'b1;
end
else if (VAR63 && VAR9 == VAR19 && VAR17[0])
VAR34[0] <= VAR34[0] ^ VAR40[0]; end
end
always @(posedge VAR41) begin
if (VAR32)
VAR34[1] <= 1'b0;
end
else if (VAR6) begin
if (VAR8[1] & VAR58)
VAR34[1] <= 1'b1;
end
else if (VAR63 && VAR9 == VAR19 && VAR17[0])
VAR34[1] <= VAR34[1] ^ VAR40[1]; end
end
always @(posedge VAR41) begin
if (VAR32)
VAR21[15:0] <= 0;
end
else if (VAR6) begin
if (VAR63 && VAR9 == VAR53)
VAR21[15:0] <= (VAR40[31:0] & VAR23) | (VAR21[15:0] & ~VAR23);
end
end
always @(posedge VAR41) begin
if (VAR32)
VAR3[15:0] <= 0;
end
else if (VAR6) begin
if (VAR63 && VAR9 == VAR20)
VAR3[15:0] <= (VAR40[31:0] & VAR23) | (VAR3[15:0] & ~VAR23);
end
end
endmodule | gpl-3.0 |
intelligenttoasters/CPC2.0 | FPGA/rtl/usart.v | 8,297 | module MODULE1 #(
parameter VAR11 = 9,
parameter VAR12 = VAR38
) (
output VAR57,
input VAR46,
input VAR36,
input VAR5, input [3:0] VAR9, input [7:0] VAR60,
output [7:0] VAR35,
input VAR50,
input VAR58,
output VAR15,
input VAR54, output [15:0] VAR49, output [7:0] VAR26,
output VAR19 );
wire VAR42, VAR27;
wire [7:0] VAR14, VAR31, VAR62;
wire VAR66, VAR20, VAR55, VAR33;
wire VAR29, VAR41;
wire VAR63;
reg VAR28; reg interrupt; reg rd = 0, wr = 0; reg [15:0] VAR1 = 0, VAR37 = 0;
reg [3:0] VAR6 = 0, VAR47 = 0;
reg [3:0] VAR44 = 4'b1111;
reg [7:0] VAR53 = 0;
reg [9:0] VAR59 = 10'b1111111111;
assign VAR35 = (VAR9[0] == 0) ? VAR31 : VAR62; assign VAR62 = {4'b1111,VAR55,VAR20,VAR33,VAR66};
assign VAR15 = interrupt;
assign VAR29 = (VAR44[3:2] == 2'b10);
assign VAR41 = VAR44[2];
assign VAR63 = !VAR58 && (VAR9[0] == 0);
reg [1:0] VAR61 = 2'b00;
reg VAR39 = 0;
always @(posedge VAR5) VAR61 <= {VAR61[0],VAR63};
always @(negedge VAR5) VAR39 <= (VAR39) ? 1'b0 : (VAR61[1] & VAR63);
VAR48 #(
.VAR22(VAR11),
.VAR23(8)
) VAR45 (
.VAR36(!VAR28 & VAR27), .VAR7(VAR5),
.VAR32(VAR53),
.VAR25(VAR5),
.VAR13(wr),
.VAR4(VAR31),
.VAR2(VAR39 | VAR42), .VAR17(VAR66),
.VAR24(VAR33)
);
VAR48 #(
.VAR22(VAR11),
.VAR23(8)
) VAR34 (
.VAR36(!VAR28),
.VAR25(VAR5),
.VAR32(VAR60),
.VAR13(!VAR50 & (VAR9[0] == 0)), .VAR7(VAR5),
.VAR4(VAR14),
.VAR2(rd),
.VAR17(VAR20),
.VAR24(VAR55)
);
VAR8 VAR8(
.VAR21(VAR5),
.VAR40( VAR27 ),
.VAR43(VAR54),
.VAR56(!VAR66),
.VAR32( VAR31 ),
.VAR16( VAR49 ),
.VAR4( VAR26 ),
.VAR18(VAR19),
.VAR10(VAR42)
);
reg VAR52 = 0;
always @(posedge VAR5) VAR52 <= rd;
reg VAR64 = 0;
always @(negedge VAR5) VAR64 <= VAR52;
always @(posedge VAR5)
begin
if( VAR36 & VAR27)
begin
if( VAR37 != 0 )
VAR37 <= VAR37 - 1'b1;
end
else begin
if( VAR47 != 0 )
begin
VAR47 <= VAR47 - 1'b1;
VAR37 <= VAR12;
VAR59 <= {1'd1,VAR59[9:1]}; end
else
begin
if( VAR64 )
begin
VAR47 <= 4'd9; VAR37 <= VAR12; VAR59 <= {1'b1,VAR14,1'b0}; end
end
end
end
else begin VAR37 <= 0;
VAR47 <= 0;
end
end
always @(negedge VAR5)
rd <= ( rd ) ? 1'b0 : ((VAR37 == 16'd0) && (VAR47 == 4'd0) && VAR36 && !VAR20);
assign VAR57 = VAR59[0];
always @(posedge VAR5) VAR44 <= {VAR44[2:0], VAR46};
always @(negedge VAR5)
begin
if( VAR36 & VAR27)
begin
if( VAR1 != 0 )
VAR1 <= VAR1 - 1'b1;
end
else begin
if( VAR6 != 0 )
begin
VAR6 <= VAR6 - 1'b1;
VAR1 <= VAR12;
VAR53 <= {VAR41,VAR53[7:1]}; end
else
begin
if( VAR29 ) begin
VAR6 <= 4'd9; VAR1 <= (VAR12>>1); end
end
end
end
else begin VAR1 <= 0;
VAR6 <= 0;
end
end
reg [1:0] VAR51 = 2'b11;
always @(posedge VAR5) VAR51 <= {VAR51[0],((VAR1 == 16'd0) && (VAR6==0))};
always @(negedge VAR5) wr <= (VAR51 == 2'b01);
reg [1:0] VAR30;
wire VAR3 = !VAR50 & (VAR9[0] == 1'b1) & VAR60[7];
always @(posedge VAR5) VAR30 <= {VAR30[0],VAR3};
always @(negedge VAR5) VAR28 <= (VAR30 == 2'b01);
reg [15:0] VAR65 = 0;
always @(negedge VAR5) VAR65 <= {VAR65[7:0],VAR62}; always @(posedge VAR5) interrupt = (VAR65[15:8] != VAR62);
endmodule | gpl-3.0 |
miyukki/spartan-3an-vga | ipcore_dir/dcm.v | 2,802 | module MODULE1(VAR34,
VAR57,
VAR5,
VAR35,
VAR41,
VAR48);
input VAR34;
input VAR57;
output VAR5;
output VAR35;
output VAR41;
output VAR48;
wire VAR32;
wire VAR15;
wire VAR54;
wire VAR50;
wire VAR37;
assign VAR37 = 0;
assign VAR35 = VAR54;
assign VAR41 = VAR32;
VAR21 VAR49 (.VAR19(VAR15),
.VAR22(VAR5));
VAR4 VAR53 (.VAR19(VAR34),
.VAR22(VAR54));
VAR21 VAR14 (.VAR19(VAR50),
.VAR22(VAR32));
VAR28 #( .VAR51("1X"), .VAR46(2.0), .VAR38(2),
.VAR16(5), .VAR1("VAR45"), .VAR17(7.519),
.VAR43("VAR2"), .VAR6("VAR11"),
.VAR58("VAR7"), .VAR36("VAR7"),
.VAR12("VAR25"), .VAR42(16'hC080),
.VAR33(0), .VAR27("VAR45") ) VAR29
(.VAR40(VAR32),
.VAR23(VAR54),
.VAR10(VAR37),
.VAR9(VAR37),
.VAR55(VAR37),
.VAR31(VAR37),
.VAR8(VAR57),
.VAR13(),
.VAR24(VAR15),
.VAR26(),
.VAR3(VAR50),
.VAR44(),
.VAR47(),
.VAR52(),
.VAR30(),
.VAR18(),
.VAR20(VAR48),
.VAR56(),
.VAR39());
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/and4b/sky130_fd_sc_hs__and4b.behavioral.pp.v | 1,885 | module MODULE1 (
VAR3,
VAR15,
VAR9 ,
VAR10 ,
VAR12 ,
VAR11 ,
VAR5
);
input VAR3;
input VAR15;
output VAR9 ;
input VAR10 ;
input VAR12 ;
input VAR11 ;
input VAR5 ;
wire VAR5 VAR4 ;
wire VAR6 ;
wire VAR14;
not VAR1 (VAR4 , VAR10 );
and VAR8 (VAR6 , VAR4, VAR12, VAR11, VAR5 );
VAR7 VAR2 (VAR14, VAR6, VAR3, VAR15);
buf VAR13 (VAR9 , VAR14 );
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/and3/sky130_fd_sc_lp__and3_m.v | 2,161 | module MODULE2 (
VAR6 ,
VAR7 ,
VAR9 ,
VAR8 ,
VAR3,
VAR4,
VAR1 ,
VAR5
);
output VAR6 ;
input VAR7 ;
input VAR9 ;
input VAR8 ;
input VAR3;
input VAR4;
input VAR1 ;
input VAR5 ;
VAR10 VAR2 (
.VAR6(VAR6),
.VAR7(VAR7),
.VAR9(VAR9),
.VAR8(VAR8),
.VAR3(VAR3),
.VAR4(VAR4),
.VAR1(VAR1),
.VAR5(VAR5)
);
endmodule
module MODULE2 (
VAR6,
VAR7,
VAR9,
VAR8
);
output VAR6;
input VAR7;
input VAR9;
input VAR8;
supply1 VAR3;
supply0 VAR4;
supply1 VAR1 ;
supply0 VAR5 ;
VAR10 VAR2 (
.VAR6(VAR6),
.VAR7(VAR7),
.VAR9(VAR9),
.VAR8(VAR8)
);
endmodule | apache-2.0 |
zeruniverse/Single-cycle_CPU | ISE project/ALU.v | 1,226 | module MODULE1(VAR4, VAR1, VAR12, VAR6, VAR2);
input wire [31:0] VAR4; input wire [31:0] VAR1; input wire [2:0] VAR12; output wire VAR6; output reg [31:0] VAR2; wire [31:0] VAR9;
wire [31:0] VAR8;
wire VAR11,VAR7; VAR10 VAR5(VAR4, VAR1, 0, VAR9, VAR11); VAR10 VAR3(VAR4, VAR1, 1, VAR8, VAR7); always @* begin
case(VAR12)
3'b000: begin VAR2<=VAR4 & VAR1; end 3'b001: begin VAR2<=VAR4|VAR1; end 3'b010: begin VAR2<=VAR9; end 3'b110: begin VAR2<=VAR8; end 3'b111:begin VAR2<=VAR4<VAR1?32'b1:32'b0; end endcase end
assign VAR6=VAR2==0?1'b1:1'b0;
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/o22a/sky130_fd_sc_hs__o22a.blackbox.v | 1,320 | module MODULE1 (
VAR1 ,
VAR7,
VAR3,
VAR2,
VAR4
);
output VAR1 ;
input VAR7;
input VAR3;
input VAR2;
input VAR4;
supply1 VAR5;
supply0 VAR6;
endmodule | apache-2.0 |
brianbennett/fpga_nes | hw/src/vram.v | 2,353 | module MODULE1
(
input wire VAR10, input wire VAR4, input wire VAR7, input wire [10:0] VAR1, input wire [ 7:0] din, output wire [ 7:0] dout );
wire VAR2;
wire [7:0] VAR12;
VAR9 #(.VAR3(11),
.VAR13(8)) VAR14(
.clk(VAR10),
.VAR8(VAR2),
.VAR11(VAR1),
.VAR6(din),
.VAR5(VAR12)
);
assign VAR2 = (VAR4) ? ~VAR7 : 1'b0;
assign dout = (VAR4) ? VAR12 : 8'h00;
endmodule | bsd-2-clause |
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu9t5v0 | cells/aoi222/gf180mcu_fd_sc_mcu9t5v0__aoi222_1.behavioral.pp.v | 7,224 | module MODULE1( VAR12, VAR9, VAR8, VAR7, VAR11, VAR10, VAR2, VAR1, VAR5 );
input VAR2, VAR10, VAR8, VAR11, VAR9, VAR12;
inout VAR1, VAR5;
output VAR7;
VAR6 VAR4(.VAR12(VAR12),.VAR9(VAR9),.VAR8(VAR8),.VAR7(VAR7),.VAR11(VAR11),.VAR10(VAR10),.VAR2(VAR2),.VAR1(VAR1),.VAR5(VAR5));
VAR6 VAR3(.VAR12(VAR12),.VAR9(VAR9),.VAR8(VAR8),.VAR7(VAR7),.VAR11(VAR11),.VAR10(VAR10),.VAR2(VAR2),.VAR1(VAR1),.VAR5(VAR5)); | apache-2.0 |
Subsets and Splits
No community queries yet
The top public SQL queries from the community will appear here once available.