repo_name
stringlengths 6
79
| path
stringlengths 4
249
| size
int64 1.02k
768k
| content
stringlengths 15
207k
| license
stringclasses 14
values |
|---|---|---|---|---|
HeberthVG/papiGB | rtl/VgaController.v | 5,269 | module MODULE1
(
input wire VAR26,
input wire VAR25,
output wire [3:0] VAR30,VAR37,VAR3,
output wire VAR38, output wire VAR1, output wire [15:0] VAR51,VAR53
);
wire VAR44,VAR2,VAR21,VAR6;
parameter VAR10 = 1024;
parameter VAR39 = 24;
parameter VAR14 = 136;
parameter VAR4 = 48;
parameter VAR19 = 1344;
parameter VAR31 = 768;
parameter VAR13 = 3;
parameter VAR18 = 6;
parameter VAR9 = 38;
parameter VAR24 = 806;
parameter VAR36 = 31;
parameter VAR23 = 15;
assign VAR21 = 1'b0;
assign VAR6 = 1'b0;
parameter VAR10 = 1280;
parameter VAR39 = 48;
parameter VAR14 = 112;
parameter VAR16 = 248;
parameter VAR19 = 1688;
parameter VAR31 = 1024;
parameter VAR13 = 1;
parameter VAR18 = 3;
parameter VAR27 = 38;
parameter VAR24 = 1066;
parameter VAR36 = 27;
parameter VAR23 = 8;
assign VAR21 = 1'b0;
assign VAR6 = 1'b0;
parameter VAR10 = 640;
parameter VAR39 = 16;
parameter VAR14 = 96;
parameter VAR16 = 48;
parameter VAR19 = 800;
parameter VAR31 = 480;
parameter VAR13 = 10;
parameter VAR18 = 2;
parameter VAR9 = 33;
parameter VAR24 = 525;
parameter VAR36 = 25;
parameter VAR23 = 32;
assign VAR21 = 1'b0;
assign VAR6 = 1'b0;
wire VAR47,VAR33,VAR34;
wire [15:0] VAR32,VAR43;
wire VAR45,VAR5;
VAR7
(
.VAR52(VAR36), .VAR35(VAR23)
)
VAR54
(
.VAR46(VAR26), .VAR29(VAR47), .VAR8( VAR25 ), .VAR28(1'b0), .VAR50(VAR45), .VAR12(VAR5), .VAR41(VAR47)
);
assign VAR47 = VAR26;
assign VAR45 = 1'b1;
assign VAR33 = (VAR32 == VAR19-1)? 1'b1 : 1'b0;
assign VAR34 = (VAR43 == VAR24-1) ? 1'b1 : 1'b0;
VAR42 # (.VAR48(16)) VAR11
(
.VAR26(VAR47),
.VAR25(VAR25 | ~VAR45 | VAR33),
.VAR22(16'b0),
.VAR17(VAR45),
.VAR49(VAR32)
);
VAR42 # (.VAR48(16)) VAR15
(
.VAR26(VAR47),
.VAR25(VAR25 | ~VAR45 | VAR34 ),
.VAR22( 16'b0 ),
.VAR17(VAR33),
.VAR49(VAR43)
);
assign VAR2 =
(
VAR43 >= (VAR31 + VAR13 ) &&
VAR43 <= (VAR31 + VAR13 + VAR18 )
) ? 1'b1 : 1'b0;
assign VAR44 =
(
VAR32 >= (VAR10 + VAR39 ) &&
VAR32 <= (VAR10 + VAR39 + VAR14 )
) ? 1'b1 : 1'b0;
assign VAR38 = (VAR21 == 1'b1) ? VAR2 : ~VAR2 ;
assign VAR1 = (VAR6 == 1'b1) ? VAR44 : ~VAR44 ;
wire[3:0] VAR20, VAR55, VAR40;
assign VAR20 = (VAR32 < (VAR10/2)) ? 4'b1111 : 4'b0000;
assign VAR55 = (VAR43 < (VAR31/2)) ? 4'b1111 : 4'b0000;
assign VAR40 = (VAR32 >= (VAR10/2) && VAR43 < (VAR31/2)) ? 4'b1111: 4'b0000;
assign {VAR30,VAR37,VAR3} = (VAR32 < VAR10 && VAR43 < VAR31) ?
{VAR20,VAR55,VAR40} : {4'b1111,4'b0,4'b0};
assign VAR53 = VAR32;
assign VAR51 = VAR43;
endmodule | gpl-2.0 |
P3Stor/P3Stor | ftl/Dynamic_Controller/ipcore_dir/RD_FLASH_PRE_FIFO.v | 13,451 | module MODULE1(
rst,
VAR62,
VAR285,
din,
VAR241,
VAR304,
dout,
VAR77,
VAR61,
valid
);
input rst;
input VAR62;
input VAR285;
input [7 : 0] din;
input VAR241;
input VAR304;
output [63 : 0] dout;
output VAR77;
output VAR61;
output valid;
VAR110 #(
.VAR85(0),
.VAR265(0),
.VAR240(0),
.VAR384(0),
.VAR353(0),
.VAR141(0),
.VAR395(0),
.VAR40(32),
.VAR296(1),
.VAR124(1),
.VAR52(1),
.VAR219(64),
.VAR360(4),
.VAR373(1),
.VAR276(0),
.VAR259(1),
.VAR19(64),
.VAR78(4),
.VAR291(8),
.VAR334(4),
.VAR309(4),
.VAR142(4),
.VAR169(0),
.VAR287(0),
.VAR351(0),
.VAR380(7),
.VAR316("VAR255"),
.VAR370(8),
.VAR387(1),
.VAR256(32),
.VAR185(64),
.VAR349(32),
.VAR187(64),
.VAR377(2),
.VAR70("0"),
.VAR130(64),
.VAR190(0),
.VAR155(1),
.VAR404(0),
.VAR152(0),
.VAR402(0),
.VAR121(0),
.VAR261(0),
.VAR409(0),
.VAR79(0),
.VAR30("VAR84"),
.VAR333(1),
.VAR194(0),
.VAR367(0),
.VAR397(0),
.VAR292(0),
.VAR7(0),
.VAR311(0),
.VAR274(0),
.VAR327(0),
.VAR290(0),
.VAR55(0),
.VAR298(0),
.VAR321(0),
.VAR361(0),
.VAR32(0),
.VAR306(1),
.VAR300(0),
.VAR29(0),
.VAR239(0),
.VAR307(0),
.VAR68(0),
.VAR179(0),
.VAR89(0),
.VAR149(0),
.VAR49(0),
.VAR390(0),
.VAR398(0),
.VAR82(0),
.VAR186(0),
.VAR45(0),
.VAR133(0),
.VAR335(0),
.VAR63(0),
.VAR343(0),
.VAR273(0),
.VAR227(0),
.VAR206(0),
.VAR6(0),
.VAR254(1),
.VAR176(0),
.VAR347(0),
.VAR394(0),
.VAR87(1),
.VAR253(0),
.VAR174(0),
.VAR283(0),
.VAR323(2),
.VAR33(1),
.VAR145(1),
.VAR21(1),
.VAR100(1),
.VAR65(1),
.VAR336(1),
.VAR131(0),
.VAR197(0),
.VAR266(1),
.VAR97("VAR255"),
.VAR269(1),
.VAR299(0),
.VAR359(0),
.VAR88(0),
.VAR344(1),
.VAR346("512x36"),
.VAR64(4),
.VAR248(1022),
.VAR198(1022),
.VAR249(1022),
.VAR272(1022),
.VAR221(1022),
.VAR400(1022),
.VAR410(5),
.VAR226(0),
.VAR237(5),
.VAR191(5),
.VAR181(5),
.VAR35(5),
.VAR348(5),
.VAR199(5),
.VAR337(127),
.VAR172(1023),
.VAR412(1023),
.VAR27(1023),
.VAR175(1023),
.VAR268(1023),
.VAR75(1023),
.VAR363(126),
.VAR406(0),
.VAR301(5),
.VAR105(5),
.VAR325(5),
.VAR385(5),
.VAR245(5),
.VAR369(5),
.VAR109(0),
.VAR167(4),
.VAR413(16),
.VAR332(1),
.VAR275(4),
.VAR157(0),
.VAR260(0),
.VAR101(0),
.VAR193(0),
.VAR376(0),
.VAR60(0),
.VAR76(0),
.VAR222(2),
.VAR137(0),
.VAR148(0),
.VAR59(0),
.VAR159(0),
.VAR80(1),
.VAR220(0),
.VAR405(0),
.VAR48(0),
.VAR8(0),
.VAR111(0),
.VAR90(0),
.VAR127(0),
.VAR407(0),
.VAR66(0),
.VAR20(0),
.VAR379(0),
.VAR122(0),
.VAR208(0),
.VAR392(0),
.VAR324(7),
.VAR396(128),
.VAR228(1024),
.VAR223(16),
.VAR53(1024),
.VAR154(16),
.VAR200(1024),
.VAR315(16),
.VAR184(1),
.VAR257(7),
.VAR180(10),
.VAR322(4),
.VAR15(10),
.VAR401(4),
.VAR147(10),
.VAR135(4),
.VAR36(1),
.VAR399(0)
)
VAR138 (
.VAR158(rst),
.VAR98(VAR62),
.VAR196(VAR285),
.VAR230(din),
.VAR393(VAR241),
.VAR156(VAR304),
.VAR12(dout),
.VAR13(VAR77),
.VAR54(VAR61),
.VAR166(valid),
.VAR41(),
.VAR74(),
.VAR44(),
.VAR150(),
.VAR391(),
.VAR386(),
.VAR216(),
.VAR38(),
.VAR258(),
.VAR119(),
.VAR144(),
.VAR218(),
.VAR106(),
.VAR329(),
.VAR125(),
.VAR357(),
.VAR411(),
.VAR314(),
.VAR389(),
.VAR177(),
.VAR165(),
.VAR18(),
.VAR313(),
.VAR24(),
.VAR214(),
.VAR295(),
.VAR134(),
.VAR182(),
.VAR104(),
.VAR243(),
.VAR338(),
.VAR403(),
.VAR108(),
.VAR279(),
.VAR383(),
.VAR123(),
.VAR188(),
.VAR371(),
.VAR375(),
.VAR17(),
.VAR202(),
.VAR372(),
.VAR170(),
.VAR128(),
.VAR352(),
.VAR312(),
.VAR236(),
.VAR96(),
.VAR161(),
.VAR318(),
.VAR3(),
.VAR345(),
.VAR282(),
.VAR153(),
.VAR195(),
.VAR112(),
.VAR233(),
.VAR116(),
.VAR365(),
.VAR140(),
.VAR303(),
.VAR95(),
.VAR415(),
.VAR103(),
.VAR120(),
.VAR350(),
.VAR366(),
.VAR117(),
.VAR9(),
.VAR132(),
.VAR232(),
.VAR270(),
.VAR339(),
.VAR388(),
.VAR115(),
.VAR341(),
.VAR280(),
.VAR146(),
.VAR354(),
.VAR183(),
.VAR224(),
.VAR163(),
.VAR83(),
.VAR16(),
.VAR39(),
.VAR58(),
.VAR4(),
.VAR47(),
.VAR22(),
.VAR317(),
.VAR362(),
.VAR139(),
.VAR225(),
.VAR267(),
.VAR289(),
.VAR326(),
.VAR151(),
.VAR178(),
.VAR31(),
.VAR340(),
.VAR271(),
.VAR69(),
.VAR328(),
.VAR10(),
.VAR302(),
.VAR160(),
.VAR2(),
.VAR99(),
.VAR234(),
.VAR242(),
.VAR57(),
.VAR262(),
.VAR34(),
.VAR284(),
.VAR71(),
.VAR251(),
.VAR136(),
.VAR288(),
.VAR81(),
.VAR382(),
.VAR51(),
.VAR264(),
.VAR213(),
.VAR229(),
.VAR94(),
.VAR164(),
.VAR252(),
.VAR201(),
.VAR215(),
.VAR25(),
.VAR129(),
.VAR23(),
.VAR189(),
.VAR37(),
.VAR293(),
.VAR305(),
.VAR294(),
.VAR207(),
.VAR308(),
.VAR92(),
.VAR102(),
.VAR5(),
.VAR171(),
.VAR356(),
.VAR67(),
.VAR42(),
.VAR235(),
.VAR205(),
.VAR11(),
.VAR358(),
.VAR14(),
.VAR210(),
.VAR209(),
.VAR91(),
.VAR203(),
.VAR212(),
.VAR86(),
.VAR286(),
.VAR126(),
.VAR46(),
.VAR217(),
.VAR192(),
.VAR114(),
.VAR238(),
.VAR330(),
.VAR173(),
.VAR381(),
.VAR204(),
.VAR211(),
.VAR263(),
.VAR247(),
.VAR231(),
.VAR107(),
.VAR246(),
.VAR281(),
.VAR368(),
.VAR364(),
.VAR320(),
.VAR28(),
.VAR1(),
.VAR72(),
.VAR408(),
.VAR118(),
.VAR244(),
.VAR113(),
.VAR331(),
.VAR297(),
.VAR43(),
.VAR168(),
.VAR26(),
.VAR277(),
.VAR50(),
.VAR374(),
.VAR250(),
.VAR56(),
.VAR342(),
.VAR355(),
.VAR278(),
.VAR319(),
.VAR310(),
.VAR73(),
.VAR378(),
.VAR143(),
.VAR414(),
.VAR162(),
.VAR93()
);
endmodule | gpl-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/tap/sky130_fd_sc_hdll__tap.functional.pp.v | 1,197 | module MODULE1 (
VAR4,
VAR2,
VAR1 ,
VAR3
);
input VAR4;
input VAR2;
input VAR1 ;
input VAR3 ;
endmodule | apache-2.0 |
esonghori/TinyGarble | circuit_synthesis/select/select.v | 1,250 | module MODULE1
parameter VAR12 =128,
parameter VAR9 =7
)
(
clk,
rst,
VAR1,
VAR8,
VAR18,
VAR10,
VAR17,
VAR5,
VAR14,
VAR15,
VAR16,
VAR7,
VAR2
);
function integer VAR13;
input [31:0] VAR11;
reg [31:0] VAR4;
begin
VAR4 = VAR11 - 1;
for (VAR13=0; VAR4>0; VAR13=VAR13+1)
VAR4 = VAR4>>1;
end
endfunction
localparam VAR19 = VAR13(VAR12);
input clk,rst;
input [VAR19-1:0] VAR1;
output [VAR9-1:0] VAR8;
input [VAR19-1:0] VAR18;
input [VAR9-1:0] VAR10;
input VAR17;
input [VAR19-1:0] VAR5;
input [VAR9-1:0] VAR14;
input VAR15;
input [VAR19-1:0] VAR16;
input [VAR9-1:0] VAR7;
input VAR2;
reg [VAR9-1:0] VAR6 [VAR12-1:0];
integer VAR3;
always @(posedge clk or posedge rst) begin
if (rst) begin
for(VAR3=0;VAR3<VAR12;VAR3=VAR3+1) begin
VAR6[VAR3] <= 0;
end
end else if(VAR17) begin
VAR6[VAR18] <= VAR10;
end else if(VAR15) begin
VAR6[VAR5] <= VAR14;
end else if(VAR2) begin
VAR6[VAR16] <= VAR7;
end
end
assign VAR8 = VAR6[VAR1];
endmodule | gpl-3.0 |
FAST-Switch/fast | lib/hardware/pipeline/parse/IPv6_LISP/parser_pkt_disp.v | 7,496 | module MODULE1(
input clk,
input reset,
input VAR26,
input [138:0] VAR13,
input VAR28,
input [138:0] VAR3,
input VAR44,
input [359:0] VAR18,
output reg VAR31,
output reg [138:0] VAR46,
input [7:0] VAR12,
output reg VAR47,
output reg [359:0] VAR9,
output reg [138:0] VAR30,
output reg VAR22,
input [7:0] VAR16,
output reg VAR21,
output reg [359:0] VAR43,
output reg [138:0] VAR50,
output reg VAR51,
input [7:0] VAR24,
output reg VAR37);
reg flag;
wire [7:0] VAR6, VAR35;
wire [3:0] VAR17;
reg VAR20,VAR45, VAR48;
wire [138:0] VAR15,VAR10;
wire [359:0] VAR33;
wire VAR8;
reg [2:0] VAR1;
parameter VAR40 = 3'd0,
VAR5 = 3'd1,
VAR19 = 3'd2,
VAR4 = 3'd3,
VAR41 = 3'd4,
VAR7 = 3'd5;
always @ (posedge clk or negedge reset)
if(!reset) begin
VAR20 <= 1'b0;
VAR45 <= 1'b0;
VAR48 <= 1'b0;
VAR21 <= 1'b0;
VAR43 <= 360'b0;
VAR47 <= 1'b0;
VAR9 <= 360'b0;
VAR31 <= 1'b0;
flag <= 1'b0;
VAR46 <= 139'b0;
VAR22 <= 1'b0;
VAR30 <= 139'b0;
VAR51 <= 1'b0;
VAR50 <= 139'b0;
VAR1 <= VAR40;
end
else begin
case(VAR1)
VAR40: begin
VAR31 <= 1'b0;
flag <= 1'b0;
VAR51 <= 1'b0;
VAR47 <= 1'b0;
VAR22 <= 1'b0;
VAR21 <= 1'b0;
if(VAR8 == 1'b1) begin
VAR1 <= VAR40;
end
else begin
VAR20 <= 1'b0;
VAR48 <= 1'b1;
VAR43 <= VAR33;
VAR1 <= VAR5;
end
end
VAR5: begin
VAR20 <= 1'b0;
VAR48 <= 1'b0;
if(VAR43[359] == 1'b1) begin VAR20 <= 1'b1;
VAR1 <= VAR19;
end
else if(VAR43[358] == 1'b1) begin if(VAR12 < 8'd161) begin
VAR20 <= 1'b1;
VAR1 <= VAR4;
end
else begin
VAR1 <= VAR5;
end
end
else if(VAR43[355] == 1'b1) begin VAR9 <= VAR43;
if(VAR16 < 8'd161) begin
VAR20 <= 1'b1;
flag <= 1'b0;
VAR1 <= VAR41;
end
else begin
VAR1 <= VAR40;
end
end
else begin
if(VAR24 < 8'd161) begin
VAR20 <= 1'b1;
flag <= 1'b1;
VAR1 <= VAR41;
end
else begin
VAR1 <= VAR40;
end
end
end
VAR41: begin
if(VAR15[138:136] == 3'b110) begin
VAR20 <= 1'b0;
if(flag == 1'b1) begin
if(VAR43[356]) begin VAR51 <= 1'b1;
VAR50 <= VAR15;
VAR21 <= 1'b1;
VAR1 <= VAR40;
end
else begin
VAR51 <= 1'b1;
VAR50 <= {3'b100,VAR15[135:0]};
VAR45 <= 1'b1;
VAR1 <= VAR7;
end
end
else begin
if(VAR43[356]) begin VAR22 <= 1'b1;
VAR30 <= VAR15;
VAR47 <= 1'b1;
VAR1 <= VAR40;
end
else begin
VAR22 <= 1'b1;
VAR30 <= {3'b100,VAR15[135:0]};
VAR45 <= 1'b1;
VAR1 <= VAR7;
end
end
end
else begin
VAR1 <= VAR41;
if(flag == 1'b1) begin
VAR51 <= 1'b1;
VAR50 <= VAR15;
end
else begin
VAR22 <= 1'b1;
VAR30 <= VAR15;
end
end
end
VAR7: begin
if(VAR10[138:136] == 3'b110) begin
VAR45 <= 1'b0;
VAR1 <= VAR40;
if(flag == 1'b1) begin
VAR51 <= 1'b1;
VAR21 <= 1'b1;
VAR50 <= VAR10;
end
else begin
VAR22 <= 1'b1;
VAR47 <= 1'b1;
VAR30 <= VAR10;
end
end
else begin
VAR1 <= VAR7;
if(flag == 1'b1) begin
VAR51 <= 1'b1;
VAR50 <= VAR10;
end
else begin
VAR22 <= 1'b1;
VAR30 <= VAR10;
end
end
end
VAR4: begin
VAR31 <= 1'b1;
VAR46 <= VAR15;
if(VAR15[138:136] == 3'b110) begin
VAR20 <= 1'b0;
VAR1 <= VAR40;
end
else begin
VAR1 <= VAR4;
end
end
VAR19: begin
if(VAR15[138:136] == 3'b110) begin
VAR20 <= 1'b0;
VAR1 <= VAR40;
end
else begin
VAR1 <= VAR19;
end
end
endcase
end
always @ (posedge clk or negedge reset)
begin
if(!reset)
begin
VAR37 <= 1'b0;
end
else
begin
if((VAR6 < 8'd160) && (VAR35 < 8'd160) &&(VAR17 < 4'd13))
begin
VAR37 <= 1'b0;
end
else VAR37 <= 1'b1;
end
end
VAR27 VAR23(
.VAR32(!reset),
.VAR34(clk),
.VAR25(VAR13),
.VAR11(VAR20),
.VAR49(VAR26),
.VAR14(),
.VAR2(),
.VAR29(VAR15),
.VAR38(VAR6)
);
VAR27 VAR39(
.VAR32(!reset),
.VAR34(clk),
.VAR25(VAR3),
.VAR11(VAR45),
.VAR49(VAR28),
.VAR14(),
.VAR2(),
.VAR29(VAR10),
.VAR38(VAR35)
);
VAR42 VAR36(
.VAR32(!reset),
.VAR34(clk),
.VAR25(VAR18),
.VAR11(VAR48),
.VAR49(VAR44),
.VAR14(VAR8),
.VAR2(),
.VAR29(VAR33),
.VAR38(VAR17)
);
endmodule | apache-2.0 |
lvd2/ngs | fpga/pgmflash/top.v | 4,255 | module MODULE1(
input wire VAR8, input wire VAR42,
output wire VAR56, output wire VAR77,
input wire VAR70,
inout wire [ 7:0] VAR68, output wire [15:0] VAR81,
input wire VAR48, input wire VAR26, input wire VAR80, input wire VAR54, input wire VAR16, output wire VAR9, output wire VAR29, output wire VAR47, input wire VAR35, output wire VAR34,
output wire VAR20, output wire VAR64, output wire VAR21, output wire VAR13, output wire VAR58, output wire VAR3, output wire VAR57, output wire VAR23, output wire VAR19, output wire VAR24, output wire VAR27, output wire VAR31, output wire VAR15,
inout wire [7:0] VAR43, input wire [7:0] VAR41, input wire VAR38, input wire VAR53, input wire VAR69, input wire VAR36, input wire VAR83, input wire VAR11, input wire VAR59, output wire VAR85, output wire VAR55, output wire VAR2, output wire VAR30, output wire VAR62,
output wire VAR71, output wire VAR33, output wire VAR61,
output wire VAR17, output wire VAR63, output wire VAR14, input wire VAR28, input wire VAR6, input wire VAR46,
output wire VAR45, output wire VAR50,
output wire VAR52,
input wire VAR40,
output wire VAR44, input wire VAR75, output wire VAR72, output wire VAR82, output wire VAR60,
output wire VAR66 );
wire VAR74, VAR32;
wire VAR76;
wire VAR18;
wire VAR39;
wire VAR10;
wire VAR84;
wire [7:0] VAR49;
wire [7:0] VAR22;
wire VAR25;
assign VAR56 = 1'b1;
assign VAR77 = 1'b1;
assign VAR9 = 1'b1;
assign VAR29 = 1'b1;
assign VAR3 = 1'b1;
assign VAR57 = 1'b1;
assign VAR23 = 1'b1;
assign VAR19 = 1'b1;
assign VAR24 = 1'b0;
assign VAR55 = 1'b1;
assign VAR2 = 1'b1;
assign VAR71 = 1'b0;
assign VAR33 = 1'b0;
assign VAR61 = 1'b0;
assign VAR17 = 1'b0;
assign VAR63 = 1'b1;
assign VAR14 = 1'b0;
assign VAR45 = 1'b0;
assign VAR50 = 1'b1;
assign VAR52 = 1'b0;
assign VAR44 = 1'b0;
assign VAR72 = 1'b0;
assign VAR60 = 1'b0;
reset reset
(
.VAR8 (VAR8 ),
.VAR42(VAR42),
.VAR74 (VAR74 ),
.VAR32(VAR32),
.VAR76(VAR76),
.VAR18 (VAR18 ),
.VAR67 (VAR34 ),
.VAR79(VAR47),
.VAR73(VAR35)
);
VAR4 VAR4
(
.clk (VAR42 ),
.VAR78(VAR76),
.VAR43 (VAR43 ),
.VAR41 (VAR41 ),
.VAR69 (VAR69 ),
.VAR36 (VAR36 ),
.VAR83 (VAR83 ),
.VAR11 (VAR11 ),
.VAR85(VAR85),
.VAR30 (VAR30 ),
.VAR62 (VAR62 ),
.VAR74 (VAR74 ),
.VAR32(VAR32),
.VAR65(VAR66),
.VAR25(VAR25),
.VAR39 (VAR39 ),
.VAR10 (VAR10 ),
.VAR84 (VAR84 ),
.VAR49(VAR49),
.VAR22(VAR22)
);
VAR1 VAR1
(
.clk (VAR42),
.VAR78(VAR18),
.VAR39 (VAR39 ),
.VAR10 (VAR10 ),
.VAR84 (VAR84 ),
.VAR49(VAR49),
.VAR22(VAR22),
.VAR25(VAR25),
.VAR51 ({VAR58,VAR13,VAR21,VAR64,VAR20,VAR81[13:0]}),
.VAR5 (VAR68),
.VAR27(VAR27),
.VAR7(VAR31),
.VAR37(VAR15)
);
assign VAR81[15:14] = 2'VAR12;
endmodule | gpl-3.0 |
intelligenttoasters/CPC2.0 | FPGA/Quartus/DE10/mmio_if/mmio_if_bb.v | 1,032 | module MODULE1 (
VAR13,
VAR5,
VAR1,
VAR7,
VAR6,
VAR19,
VAR3,
VAR21,
VAR17,
VAR8,
VAR15,
VAR9,
VAR11,
VAR22,
VAR14,
VAR20,
VAR10,
VAR18,
VAR4,
VAR2,
VAR12,
VAR16);
input VAR13;
output [14:0] VAR5;
output [2:0] VAR1;
output VAR7;
output VAR6;
output VAR19;
output VAR3;
output VAR21;
output VAR17;
output VAR8;
output VAR15;
inout [31:0] VAR9;
inout [3:0] VAR11;
inout [3:0] VAR22;
output VAR14;
output [3:0] VAR20;
input VAR10;
output [79:0] VAR18;
output VAR4;
input VAR2;
output VAR12;
input VAR16;
endmodule | gpl-3.0 |
peteasa/parallella-fpga | AdiHDLLib/library/prcfg/default/prcfg_dac.v | 3,354 | module MODULE1(
clk,
VAR8,
VAR9,
VAR2,
VAR6,
VAR3,
VAR1,
VAR5,
VAR7
);
localparam VAR4 = 8'hA0;
parameter VAR10 = 0;
input clk;
input [31:0] VAR8;
output [31:0] VAR9;
output VAR2;
input [15:0] VAR6;
output VAR3;
input VAR1;
output [15:0] VAR5;
input VAR7;
reg VAR2;
reg VAR3;
reg [15:0] VAR5;
assign VAR9 = {24'h0, VAR4};
always @(posedge clk) begin
VAR2 <= VAR1;
VAR5 <= VAR6;
VAR3 <= VAR7;
end
endmodule | lgpl-3.0 |
alexforencich/verilog-ethernet | example/DE2-115/fpga/rtl/hex_display.v | 2,106 | module MODULE1 #(
parameter VAR1 = 0
)
(
input wire [3:0] in,
input wire enable,
output wire [6:0] out
);
reg [6:0] VAR2;
always @* begin
VAR2 <= 7'b0000000;
if (enable) begin
case (in)
4'h0: VAR2 <= 7'b0111111;
4'h1: VAR2 <= 7'b0000110;
4'h2: VAR2 <= 7'b1011011;
4'h3: VAR2 <= 7'b1001111;
4'h4: VAR2 <= 7'b1100110;
4'h5: VAR2 <= 7'b1101101;
4'h6: VAR2 <= 7'b1111101;
4'h7: VAR2 <= 7'b0000111;
4'h8: VAR2 <= 7'b1111111;
4'h9: VAR2 <= 7'b1101111;
4'ha: VAR2 <= 7'b1110111;
4'hb: VAR2 <= 7'b1111100;
4'hc: VAR2 <= 7'b0111001;
4'hd: VAR2 <= 7'b1011110;
4'he: VAR2 <= 7'b1111001;
4'hf: VAR2 <= 7'b1110001;
endcase
end
end
assign out = VAR1 ? ~VAR2 : VAR2;
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/nor4/sky130_fd_sc_ls__nor4.blackbox.v | 1,308 | module MODULE1 (
VAR2,
VAR6,
VAR5,
VAR3,
VAR8
);
output VAR2;
input VAR6;
input VAR5;
input VAR3;
input VAR8;
supply1 VAR1;
supply0 VAR7;
supply1 VAR4 ;
supply0 VAR9 ;
endmodule | apache-2.0 |
cliffordwolf/yosys | techlibs/nexus/dsp_map.v | 1,671 | module \VAR20 (input [35:0] VAR3, input [35:0] VAR19, output [71:0] VAR2);
parameter VAR13 = 36;
parameter VAR7 = 36;
parameter VAR24 = 72;
parameter VAR14 = 0;
parameter VAR11 = 0;
VAR9 #(
.VAR15("VAR8"),
.VAR23("VAR8"),
.VAR22("VAR8")
) VAR21 (
.VAR3(VAR3), .VAR19(VAR19),
.VAR1(VAR14 ? 1'b1 : 1'b0),
.VAR18(VAR11 ? 1'b1 : 1'b0),
.VAR16(VAR2)
);
endmodule
module \VAR10 (input [35:0] VAR3, input [17:0] VAR19, output [53:0] VAR2);
parameter VAR13 = 36;
parameter VAR7 = 18;
parameter VAR24 = 54;
parameter VAR14 = 0;
parameter VAR11 = 0;
VAR12 #(
.VAR15("VAR8"),
.VAR23("VAR8"),
.VAR22("VAR8")
) VAR21 (
.VAR3(VAR19), .VAR19(VAR3),
.VAR1(VAR11 ? 1'b1 : 1'b0),
.VAR18(VAR14 ? 1'b1 : 1'b0),
.VAR16(VAR2)
);
endmodule
module \VAR17 (input [17:0] VAR3, input [17:0] VAR19, output [35:0] VAR2);
parameter VAR13 = 18;
parameter VAR7 = 18;
parameter VAR24 = 36;
parameter VAR14 = 0;
parameter VAR11 = 0;
VAR6 #(
.VAR15("VAR8"),
.VAR23("VAR8"),
.VAR22("VAR8")
) VAR21 (
.VAR3(VAR3), .VAR19(VAR19),
.VAR1(VAR14 ? 1'b1 : 1'b0),
.VAR18(VAR11 ? 1'b1 : 1'b0),
.VAR16(VAR2)
);
endmodule
module \VAR5 (input [8:0] VAR3, input [8:0] VAR19, output [17:0] VAR2);
parameter VAR13 = 9;
parameter VAR7 = 9;
parameter VAR24 = 18;
parameter VAR14 = 0;
parameter VAR11 = 0;
VAR4 #(
.VAR15("VAR8"),
.VAR23("VAR8"),
.VAR22("VAR8")
) VAR21 (
.VAR3(VAR3), .VAR19(VAR19),
.VAR1(VAR14 ? 1'b1 : 1'b0),
.VAR18(VAR11 ? 1'b1 : 1'b0),
.VAR16(VAR2)
);
endmodule | isc |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/o2bb2a/sky130_fd_sc_hdll__o2bb2a.pp.blackbox.v | 1,408 | module MODULE1 (
VAR5 ,
VAR9,
VAR6,
VAR4 ,
VAR8 ,
VAR3,
VAR7,
VAR2 ,
VAR1
);
output VAR5 ;
input VAR9;
input VAR6;
input VAR4 ;
input VAR8 ;
input VAR3;
input VAR7;
input VAR2 ;
input VAR1 ;
endmodule | apache-2.0 |
MeshSr/onetswitch30 | ons30-app52-ref_ofshw/vivado/onets_7030_4x_ref_ofshw/ip/dma2eth_intercon/src/dma_axis_control_if.v | 3,188 | module MODULE1
parameter VAR20 = 32,
parameter VAR1 = 32,
parameter VAR7 = 32,
parameter VAR29 = 32,
parameter VAR28 = 32,
parameter VAR18 = 32,
parameter VAR31 = 1
)
(
input VAR19,
input VAR25,
input VAR2,
input [11:0] VAR23,
input VAR6,
input VAR35,
input VAR3,
output VAR39,
input [VAR29-1 : 0] VAR26,
input [(VAR29/8)-1 : 0] VAR9,
input VAR15,
input VAR30,
input VAR22,
input VAR33,
output reg VAR11,
output reg [VAR28-1 : 0] VAR36,
output reg [(VAR28/8)-1 : 0] VAR16,
output reg VAR24,
input VAR27
);
reg [2:0] VAR5;
localparam VAR17 = 1,
VAR10 = 2,
VAR12 = 4;
reg [7:0] VAR34;
localparam VAR38 = 1,
VAR13 = 2,
VAR4 = 4,
VAR37 = 8,
VAR21 = 16,
VAR14 = 32;
assign VAR39 = 1'b1;
reg VAR8;
wire [11:0] VAR32;
generate
if(VAR31)begin
end
else begin
assign VAR32 = 12'hFFF;
end
endgenerate
always @(posedge VAR22)
if(!VAR33)begin
VAR5 <= VAR17;
VAR34 <= VAR38;
VAR11 <= 1'b0;
VAR36 <= 32'hFFFFFFFF;
VAR16 <= 4'hF;
VAR24 <= 1'b0;
VAR8 <= 1'b0;
end
else begin
VAR11 <= 1'b0;
VAR36 <= {24'h50000,VAR32};
VAR16 <= 4'hF;
VAR24 <= 1'b0;
VAR8 <= 1'b0;
case (VAR5)
VAR17: begin
if(VAR19) begin
VAR11 <= 1'b1;
VAR5 <= VAR10;
end
end
VAR10: begin
VAR11 <= 1'b1;
if(VAR27) begin
case (VAR34)
VAR38: VAR34 <= VAR13;
VAR13: VAR34 <= VAR4;
VAR4: VAR34 <= VAR37;
VAR37: VAR34 <= VAR21;
VAR21: begin
VAR34 <= VAR38;
VAR24 <= 1'b1;
VAR8 <= 1'b1;
VAR5 <= VAR12;
end
endcase
end
end
VAR12: begin
if(VAR2 && VAR25)VAR5 <= VAR17;
end
endcase
end
endmodule | lgpl-2.1 |
CospanDesign/nysa-verilog | verilog/wishbone/slave/wb_fpga_nes/rtl/hci/hci_back.v | 23,503 | module MODULE1
(
input wire clk, input wire rst, input wire VAR73, output wire VAR31,
input wire VAR38, output wire [15:0] VAR82, input wire [ 7:0] VAR72, output reg [ 7:0] VAR6, output reg VAR34,
output wire VAR22, output reg VAR84, output reg [ 3:0] VAR83, output reg [ 7:0] VAR78, input wire [ 7:0] VAR52,
output reg VAR63, output wire [15:0] VAR32, input wire [ 7:0] VAR12, output wire [ 7:0] VAR36,
output wire [39:0] VAR85, output wire VAR42 );
localparam [7:0] VAR3 = 8'h00,
VAR29 = 8'h01,
VAR80 = 8'h02,
VAR54 = 8'h03,
VAR67 = 8'h04,
VAR71 = 8'h05,
VAR1 = 8'h06,
VAR79 = 8'h07,
VAR74 = 8'h08,
VAR41 = 8'h09,
VAR7 = 8'h0A,
VAR51 = 8'h0B,
VAR19 = 8'h0C;
localparam VAR76 = 0,
VAR35 = 1;
localparam [4:0] VAR66 = 5'h00,
VAR26 = 5'h01,
VAR25 = 5'h02,
VAR40 = 5'h03,
VAR8 = 5'h04,
VAR53 = 5'h05,
VAR46 = 5'h06,
VAR44 = 5'h07,
VAR10 = 5'h08,
VAR70 = 5'h09,
VAR59 = 5'h0A,
VAR77 = 5'h0B,
VAR68 = 5'h0C,
VAR75 = 5'h0D,
VAR45 = 5'h0E,
VAR24 = 5'h0F,
VAR13 = 5'h10,
VAR65 = 5'h11,
VAR55 = 5'h12;
reg [ 4:0] VAR30, VAR56;
reg [ 2:0] VAR49, VAR11;
reg [16:0] VAR33, VAR28;
reg [15:0] VAR43, VAR9;
reg [ 1:0] VAR18, VAR60;
reg [39:0] VAR64, VAR16;
reg VAR17, VAR14;
reg [7:0] VAR4, VAR27;
reg VAR81, VAR62;
reg VAR2;
wire [7:0] VAR50;
wire VAR39;
wire VAR5;
wire VAR15;
always @(posedge clk)
begin
if (rst)
begin
VAR30 <= VAR26;
VAR49 <= 0;
VAR33 <= 0;
VAR43 <= 16'h0000;
VAR18 <= 0;
VAR64 <= 40'h0000000000;
VAR17 <= 1'b0;
VAR4 <= 8'h00;
VAR81 <= 1'b0;
end
else
begin
VAR30 <= VAR56;
VAR49 <= VAR11;
VAR33 <= VAR28;
VAR43 <= VAR9;
VAR18 <= VAR60;
VAR64 <= VAR16;
VAR17 <= VAR14;
VAR4 <= VAR27;
VAR81 <= VAR62;
end
end
VAR23 #(.VAR20(100000000),
.VAR57(38400),
.VAR69(8),
.VAR58(1),
.VAR21(1)) VAR47
(
.clk(clk),
.reset(rst),
.VAR73(VAR73),
.VAR48(VAR4),
.VAR2(VAR2),
.VAR61(VAR81),
.VAR31(VAR31),
.VAR37(VAR50),
.VAR39(VAR39),
.VAR5(VAR5),
.VAR15(VAR15)
);
always @*
begin
VAR56 = VAR30;
VAR11 = VAR49;
VAR28 = VAR33;
VAR9 = VAR43;
VAR60 = VAR18;
VAR16 = VAR64;
VAR14 = 1'b0;
VAR2 = 1'b0;
VAR27 = 8'h00;
VAR62 = 1'b0;
VAR34 = 1'b1;
VAR6 = VAR50;
VAR83 = 0;
VAR78 = 0;
VAR84 = 1'b0;
VAR63 = 1'b0;
if (VAR15)
VAR60[VAR76] = 1'b1;
case (VAR30)
VAR66:
begin
if (VAR38)
begin
VAR56 = VAR26;
end
else if (!VAR39)
begin
VAR2 = 1'b1;
if (VAR50 == VAR54)
begin
VAR56 = VAR26;
end
else if (VAR50 == VAR79)
begin
VAR27 = 8'h00; VAR62 = 1'b1;
end
end
end
VAR26:
begin
if (!VAR39)
begin
VAR2 = 1'b1; VAR11 = 0;
case (VAR50)
VAR3: VAR56 = VAR25;
VAR29: VAR56 = VAR8;
VAR80: VAR56 = VAR46;
VAR54: VAR56 = VAR26;
VAR71: VAR56 = VAR10;
VAR1: VAR56 = VAR70;
VAR74: VAR56 = VAR77;
VAR41: VAR56 = VAR68;
VAR7: VAR56 = VAR45;
VAR51: VAR56 = VAR13;
VAR19: VAR56 = VAR65;
VAR67:
begin
VAR56 = VAR66;
end
VAR79:
begin
VAR27 = 8'h01; VAR62 = 1'b1;
end
default:
begin
VAR60[VAR35] = 1'b1;
VAR56 = VAR26;
end
endcase
end
end
VAR25:
begin
if (!VAR39)
begin
VAR2 = 1'b1; VAR11 = VAR49 + 3'h1; if (VAR49 == 0)
begin
VAR28 = VAR50;
end
else
begin
VAR28 = { VAR50, VAR33[7:0] };
VAR56 = (VAR28) ? VAR40 : VAR26;
end
end
end
VAR40:
begin
if (!VAR39)
begin
VAR2 = 1'b1; VAR28 = VAR33 - 17'h00001;
VAR27 = VAR50;
VAR62 = 1'b1;
if (VAR28 == 0)
VAR56 = VAR26;
end
end
VAR8:
begin
if (!VAR39)
begin
VAR2 = 1'b1; VAR11 = VAR49 + 3'h1; if (VAR49 == 0)
begin
VAR9 = VAR50;
end
else if (VAR49 == 1)
begin
VAR9 = { VAR50, VAR43[7:0] };
end
else if (VAR49 == 2)
begin
VAR28 = VAR50;
end
else
begin
VAR28 = { VAR50, VAR33[7:0], 1'b0 };
VAR56 = (VAR28) ? VAR53 : VAR26;
end
end
end
VAR53:
begin
if (~VAR33[0])
begin
VAR28 = VAR33 - 17'h00001;
end
else
begin
if (!VAR5)
begin
VAR28 = VAR33 - 17'h00001; VAR27 = VAR72; VAR62 = 1'b1;
VAR9 = VAR43 + 16'h0001;
if (VAR28 == 0)
VAR56 = VAR26;
end
end
end
VAR46:
begin
if (!VAR39)
begin
VAR2 = 1'b1; VAR11 = VAR49 + 3'h1; if (VAR49 == 0)
begin
VAR9 = VAR50;
end
else if (VAR49 == 1)
begin
VAR9 = { VAR50, VAR43[7:0] };
end
else if (VAR49 == 2)
begin
VAR28 = VAR50;
end
else
begin
VAR28 = { VAR50, VAR33[7:0] };
VAR56 = (VAR28) ? VAR44 : VAR26;
end
end
end
VAR44:
begin
if (!VAR39)
begin
VAR2 = 1'b1; VAR28 = VAR33 - 17'h00001; VAR9 = VAR43 + 16'h0001;
VAR34 = 1'b0;
if (VAR28 == 0)
VAR56 = VAR26;
end
end
VAR10:
begin
if (!VAR39 && !VAR5)
begin
VAR2 = 1'b1; VAR83 = VAR50[3:0]; VAR27 = VAR52; VAR62 = 1'b1;
VAR56 = VAR26;
end
end
VAR70:
begin
if (!VAR39)
begin
VAR2 = 1'b1;
VAR9 = VAR50;
VAR56 = VAR59;
end
end
VAR59:
begin
if (!VAR39)
begin
VAR2 = 1'b1;
VAR83 = VAR43[3:0];
VAR84 = 1'b1;
VAR78 = VAR50;
VAR56 = VAR26;
end
end
VAR77:
begin
if (!VAR5)
begin
VAR27 = VAR18; VAR62 = 1'b1; VAR56 = VAR26;
end
end
VAR68:
begin
if (!VAR39)
begin
VAR2 = 1'b1; VAR11 = VAR49 + 3'h1; if (VAR49 == 0)
begin
VAR9 = VAR50;
end
else if (VAR49 == 1)
begin
VAR9 = { VAR50, VAR43[7:0] };
end
else if (VAR49 == 2)
begin
VAR28 = VAR50;
end
else
begin
VAR28 = { VAR50, VAR33[7:0], 1'b0 };
VAR56 = (VAR28) ? VAR75 : VAR26;
end
end
end
VAR75:
begin
if (~VAR33[0])
begin
VAR28 = VAR33 - 17'h00001;
end
else
begin
if (!VAR5)
begin
VAR28 = VAR33 - 17'h00001; VAR27 = VAR12; VAR62 = 1'b1;
VAR9 = VAR43 + 16'h0001;
if (VAR28 == 0)
VAR56 = VAR26;
end
end
end
VAR45:
begin
if (!VAR39)
begin
VAR2 = 1'b1; VAR11 = VAR49 + 3'h1; if (VAR49 == 0)
begin
VAR9 = VAR50;
end
else if (VAR49 == 1)
begin
VAR9 = { VAR50, VAR43[7:0] };
end
else if (VAR49 == 2)
begin
VAR28 = VAR50;
end
else
begin
VAR28 = { VAR50, VAR33[7:0] };
VAR56 = (VAR28) ? VAR24 : VAR26;
end
end
end
VAR24:
begin
if (!VAR39)
begin
VAR2 = 1'b1; VAR28 = VAR33 - 17'h00001; VAR9 = VAR43 + 16'h0001;
VAR63 = 1'b1;
if (VAR28 == 0)
VAR56 = VAR26;
end
end
VAR13:
begin
VAR11 = VAR49 + 3'h1;
if (VAR49 == 0)
begin
VAR9 = 16'h2000;
end
else if (VAR49 == 1)
begin
VAR34 = 1'b0;
VAR6 = 8'h00;
VAR9 = 16'h0000;
end
else if (VAR49 == 2)
begin
VAR9 = 16'h2001;
end
else if (VAR49 == 3)
begin
VAR34 = 1'b0;
VAR6 = 8'h00;
VAR9 = 16'h0000;
end
else if (VAR49 == 4)
begin
VAR9 = 16'h2002;
end
else if (VAR49 == 5)
begin
VAR9 = 16'h0000;
VAR56 = VAR26;
end
end
VAR65:
begin
VAR28 = 16'h0004;
VAR56 = VAR55;
end
VAR55:
begin
if (!VAR39)
begin
VAR2 = 1'b1; VAR28 = VAR33 - 17'h00001;
VAR16 = { VAR64[31:0], VAR50 };
if (VAR33 == 0)
begin
VAR56 = VAR26;
VAR14 = 1'b1;
end
end
end
endcase
end
assign VAR82 = VAR43;
assign VAR22 = (VAR30 != VAR66);
assign VAR32 = VAR43;
assign VAR36 = VAR50;
assign VAR85 = VAR64;
assign VAR42 = VAR17;
endmodule | mit |
bluespec/Flute | src_SSITH_P2/Verilog_RTL/mkCSR_MIP.v | 9,941 | module MODULE1(VAR38,
VAR5,
VAR70,
VAR64,
VAR35,
VAR50,
VAR34,
VAR46,
VAR54,
VAR20,
VAR23,
VAR24,
VAR7,
VAR65,
VAR60,
VAR31,
VAR39);
input VAR38;
input VAR5;
input VAR70;
output [63 : 0] VAR64;
input [27 : 0] VAR35;
input [63 : 0] VAR50;
input VAR34;
output [63 : 0] VAR46;
output [63 : 0] VAR54;
input [27 : 0] VAR20;
input [63 : 0] VAR23;
input VAR24;
output [63 : 0] VAR7;
input VAR65;
input VAR60;
input VAR31;
input VAR39;
wire [63 : 0] VAR7, VAR46, VAR64, VAR54;
reg VAR6;
wire VAR30, VAR63;
reg VAR4;
wire VAR9, VAR3;
reg VAR48;
wire VAR17, VAR44;
reg VAR32;
wire VAR36, VAR40;
reg VAR42;
reg VAR52;
wire VAR26;
reg VAR45;
wire VAR10, VAR28;
reg VAR69;
reg VAR59;
wire VAR2;
reg VAR29;
reg VAR14;
wire VAR58;
reg VAR27;
wire VAR68, VAR66;
wire VAR57,
VAR67,
VAR37,
VAR51,
VAR15,
VAR25,
VAR13,
VAR41,
VAR47,
VAR18,
VAR8,
VAR1,
VAR61,
VAR16;
wire [11 : 0] VAR71, VAR62;
wire VAR56,
VAR19,
VAR43,
VAR22,
VAR53,
VAR12,
VAR49,
VAR21,
VAR11;
assign VAR51 = 1'd1 ;
assign VAR8 = VAR70 ;
assign VAR64 = { 52'd0, VAR71 } ;
assign VAR46 = { 52'd0, VAR62 } ;
assign VAR37 = 1'd1 ;
assign VAR18 = VAR34 ;
assign VAR54 =
{ 54'd0,
VAR32,
VAR69,
2'b0,
VAR45,
VAR27,
2'b0,
VAR42,
VAR29 } ;
assign VAR7 =
{ 54'd0,
VAR32,
VAR12,
2'b0,
VAR45,
VAR27,
2'b0,
VAR43,
VAR21 } ;
assign VAR67 = 1'd1 ;
assign VAR47 = VAR24 ;
assign VAR57 = 1'd1 ;
assign VAR41 = 1'd1 ;
assign VAR15 = 1'd1 ;
assign VAR1 = 1'd1 ;
assign VAR25 = 1'd1 ;
assign VAR61 = 1'd1 ;
assign VAR13 = 1'd1 ;
assign VAR16 = 1'd1 ;
assign VAR30 = VAR65 ;
assign VAR63 = 1'b1 ;
assign VAR9 = VAR31 ;
assign VAR3 = 1'b1 ;
assign VAR17 = VAR39 ;
assign VAR44 = 1'b1 ;
assign VAR36 = VAR60 ;
assign VAR40 = 1'b1 ;
always@(VAR70 or
VAR34 or VAR19 or VAR24 or VAR43)
case (1'b1)
VAR70: VAR52 = 1'd0;
VAR34: VAR52 = VAR19;
VAR24: VAR52 = VAR43;
default: VAR52 = 1'b0 ;
endcase
assign VAR26 = VAR34 || VAR24 || VAR70 ;
assign VAR10 = !VAR70 && VAR22 ;
assign VAR28 = VAR34 || VAR70 ;
always@(VAR70 or
VAR34 or VAR53 or VAR24 or VAR12)
case (1'b1)
VAR70: VAR59 = 1'd0;
VAR34: VAR59 = VAR53;
VAR24: VAR59 = VAR12;
default: VAR59 = 1'b0 ;
endcase
assign VAR2 = VAR34 || VAR24 || VAR70 ;
always@(VAR70 or
VAR34 or VAR49 or VAR24 or VAR21)
case (1'b1)
VAR70: VAR14 = 1'd0;
VAR34: VAR14 = VAR49;
VAR24: VAR14 = VAR21;
default: VAR14 = 1'b0 ;
endcase
assign VAR58 = VAR34 || VAR24 || VAR70 ;
assign VAR68 = !VAR70 && VAR11 ;
assign VAR66 = VAR34 || VAR70 ;
assign VAR71 =
{ VAR6,
1'b0,
VAR32,
VAR69,
VAR48,
1'b0,
VAR45,
VAR27,
VAR4,
1'b0,
VAR42,
VAR29 } ;
assign VAR62 =
{ VAR6,
1'b0,
VAR56,
VAR53,
VAR48,
1'b0,
VAR22,
VAR11,
VAR4,
1'b0,
VAR19,
VAR49 } ;
assign VAR56 = VAR35[18] && VAR50[9] ;
assign VAR19 = VAR35[18] && VAR50[1] ;
assign VAR43 = VAR20[18] && VAR23[1] ;
assign VAR22 = VAR35[18] && VAR50[5] ;
assign VAR53 = VAR35[13] && VAR50[8] ;
assign VAR12 = VAR20[13] && VAR23[8] ;
assign VAR49 = VAR35[13] && VAR50[0] ;
assign VAR21 = VAR20[13] && VAR23[0] ;
assign VAR11 = VAR35[13] && VAR50[4] ;
always@(posedge VAR38)
begin
if (VAR5 == VAR33)
begin
VAR6 <= VAR55 1'd0;
VAR4 <= VAR55 1'd0;
VAR48 <= VAR55 1'd0;
VAR32 <= VAR55 1'd0;
VAR42 <= VAR55 1'd0;
VAR45 <= VAR55 1'd0;
VAR69 <= VAR55 1'd0;
VAR29 <= VAR55 1'd0;
VAR27 <= VAR55 1'd0;
end
else
begin
if (VAR63) VAR6 <= VAR55 VAR30;
if (VAR3) VAR4 <= VAR55 VAR9;
if (VAR44) VAR48 <= VAR55 VAR17;
if (VAR40) VAR32 <= VAR55 VAR36;
if (VAR26) VAR42 <= VAR55 VAR52;
if (VAR28) VAR45 <= VAR55 VAR10;
if (VAR2) VAR69 <= VAR55 VAR59;
if (VAR58) VAR29 <= VAR55 VAR14;
if (VAR66) VAR27 <= VAR55 VAR68;
end
end
begin
VAR6 = 1'h0;
VAR4 = 1'h0;
VAR48 = 1'h0;
VAR32 = 1'h0;
VAR42 = 1'h0;
VAR45 = 1'h0;
VAR69 = 1'h0;
VAR29 = 1'h0;
VAR27 = 1'h0;
end | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/nand4b/sky130_fd_sc_ms__nand4b.pp.symbol.v | 1,330 | module MODULE1 (
input VAR5 ,
input VAR3 ,
input VAR8 ,
input VAR9 ,
output VAR6 ,
input VAR4 ,
input VAR2,
input VAR7,
input VAR1
);
endmodule | apache-2.0 |
pemsac/ANN_project | ANN_project.ip_user_files/ipstatic/axis_infrastructure_v1_1/hdl/verilog/axis_infrastructure_v1_1_util_axis2vector.v | 7,848 | module MODULE1 #
(
parameter integer VAR42 = 32,
parameter integer VAR30 = 1,
parameter integer VAR31 = 1,
parameter integer VAR3 = 1,
parameter integer VAR11 = 44,
parameter [31:0] VAR33 = 32'hFF
)
(
input wire [VAR42-1:0] VAR1,
input wire [VAR42/8-1:0] VAR6,
input wire [VAR42/8-1:0] VAR21,
input wire VAR27,
input wire [VAR30-1:0] VAR2,
input wire [VAR31-1:0] VAR43,
input wire [VAR3-1:0] VAR13,
output wire [VAR11-1:0] VAR9
);
localparam VAR47 = VAR12(VAR42, VAR30,
VAR31, VAR3,
VAR33);
localparam VAR23 = VAR37(VAR42, VAR30,
VAR31, VAR3,
VAR33);
localparam VAR38 = VAR39(VAR42, VAR30,
VAR31, VAR3,
VAR33);
localparam VAR46 = VAR41(VAR42, VAR30,
VAR31, VAR3,
VAR33);
localparam VAR49 = VAR18 (VAR42, VAR30,
VAR31, VAR3,
VAR33);
localparam VAR29 = VAR26(VAR42, VAR30,
VAR31, VAR3,
VAR33);
localparam VAR28 = VAR25(VAR42, VAR30,
VAR31, VAR3,
VAR33);
generate
if (VAR33[VAR24]) begin : VAR5
assign VAR9[VAR47+:VAR42] = VAR1;
end else begin : VAR34
end
if (VAR33[VAR32]) begin : VAR14
assign VAR9[VAR23+:VAR42/8] = VAR6;
end else begin : VAR35
end
if (VAR33[VAR36]) begin : VAR10
assign VAR9[VAR38+:VAR42/8] = VAR21;
end else begin : VAR16
end
if (VAR33[VAR4]) begin : VAR40
assign VAR9[VAR46+:1] = VAR27;
end else begin : VAR15
end
if (VAR33[VAR7]) begin : VAR17
assign VAR9[VAR49+:VAR30] = VAR2;
end else begin : VAR19
end
if (VAR33[VAR20]) begin : VAR44
assign VAR9[VAR29+:VAR31] = VAR43;
end else begin : VAR8
end
if (VAR33[VAR22]) begin : VAR45
assign VAR9[VAR28+:VAR3] = VAR13;
end else begin : VAR48
end
endgenerate
endmodule | gpl-3.0 |
eecsninja/duinocube-core | altera/tilemap_ram_4Kx16.v | 11,476 | module MODULE1 (
VAR1,
VAR18,
VAR26,
VAR46,
VAR27,
VAR24,
VAR56,
VAR32,
VAR39,
VAR36,
VAR60,
VAR62,
VAR33);
input [11:0] VAR1;
input [11:0] VAR18;
input [1:0] VAR26;
input VAR46;
input VAR27;
input [15:0] VAR24;
input [15:0] VAR56;
input VAR32;
input VAR39;
input VAR36;
input VAR60;
output [15:0] VAR62;
output [15:0] VAR33;
tri1 [1:0] VAR26;
tri1 VAR46;
tri1 VAR32;
tri1 VAR39;
tri0 VAR36;
tri0 VAR60;
wire [15:0] VAR9;
wire [15:0] VAR35;
wire [15:0] VAR62 = VAR9[15:0];
wire [15:0] VAR33 = VAR35[15:0];
VAR65 VAR14 (
.VAR26 (VAR26),
.VAR30 (VAR46),
.VAR36 (VAR36),
.VAR45 (VAR27),
.VAR32 (VAR32),
.VAR60 (VAR60),
.VAR1 (VAR1),
.VAR24 (VAR24),
.VAR39 (VAR39),
.VAR18 (VAR18),
.VAR56 (VAR56),
.VAR62 (VAR9),
.VAR33 (VAR35),
.VAR50 (1'b0),
.VAR5 (1'b0),
.VAR23 (1'b0),
.VAR47 (1'b0),
.VAR3 (1'b1),
.VAR59 (1'b1),
.VAR13 (1'b1),
.VAR34 (1'b1),
.VAR51 (1'b1),
.VAR2 ());
VAR14.VAR10 = "VAR54",
VAR14.VAR11 = 8,
VAR14.VAR58 = "VAR52",
VAR14.VAR41 = "VAR52",
VAR14.VAR20 = "VAR52",
VAR14.VAR61 = "VAR52",
VAR14.VAR53 = "VAR54",
VAR14.VAR48 = "VAR19 VAR40 VAR4",
VAR14.VAR38 = "VAR65",
VAR14.VAR42 = 4096,
VAR14.VAR44 = 4096,
VAR14.VAR8 = "VAR25",
VAR14.VAR22 = "VAR67",
VAR14.VAR66 = "VAR67",
VAR14.VAR17 = "VAR29",
VAR14.VAR6 = "VAR29",
VAR14.VAR16 = "VAR28",
VAR14.VAR49 = "VAR7",
VAR14.VAR57 = "VAR64",
VAR14.VAR31 = "VAR64",
VAR14.VAR12 = 12,
VAR14.VAR55 = 12,
VAR14.VAR43 = 16,
VAR14.VAR37 = 16,
VAR14.VAR63 = 2,
VAR14.VAR15 = 1,
VAR14.VAR21 = "VAR54";
endmodule | gpl-3.0 |
kyzhai/NUNY | src/hardware/pizza_bb.v | 4,976 | module MODULE1 (
address,
VAR2,
VAR1);
input [11:0] address;
input VAR2;
output [11:0] VAR1;
tri1 VAR2;
endmodule | gpl-2.0 |
trivoldus28/pulsarch-verilog | design/sys/iop/ccx/rtl/cpx_dp_macc_r.v | 4,810 | module MODULE1(
VAR9, VAR18, VAR29,
VAR22, VAR14, VAR30,
VAR2, VAR28, VAR12,
VAR20, VAR8, VAR4, VAR7, VAR34
);
output [149:0] VAR9; output VAR18;
output VAR29;
input VAR22; input VAR14; input VAR30; input VAR2; input VAR28; input [149:0] VAR12; input [149:0] VAR20;
input [149:0] VAR8;
input VAR4;
input VAR7;
input VAR34;
wire VAR16;
wire [149:0] VAR3, VAR37;
wire [149:0] VAR27, VAR19;
wire [149:0] VAR10;
wire VAR17, VAR11;
reg VAR24, VAR1;
assign VAR29 = VAR34;
wire sel ;
assign sel = ~VAR34 ;
VAR36 VAR25 (
.clk (VAR17),
.VAR4 (VAR4),
.VAR26(~VAR28),
.VAR31(sel));
VAR36 VAR6 (
.clk (VAR11),
.VAR4 (VAR4),
.VAR26(~VAR22),
.VAR31(sel));
VAR32 #(1) VAR5(
.din (VAR30),
.VAR33 (VAR16),
.clk (VAR4),
.VAR13 (1'b0),
.VAR15 (1'b0),
.VAR23 ());
VAR32 #(150) VAR35(
.din (VAR12[149:0]),
.VAR33 (VAR27[149:0]),
.clk (VAR11),
.VAR13 (1'b0),
.VAR15 (),
.VAR23 ());
assign VAR37[149:0] =
(VAR14 ? VAR12[149:0] : 150'd0) |
(VAR2 ? VAR27[149:0] : 150'd0) ;
VAR32 #(150) VAR21(
.din (VAR37[149:0]),
.VAR33 (VAR19[149:0]),
.clk (VAR17),
.VAR13 (1'b0),
.VAR15 (),
.VAR23 ());
assign VAR10[149:0] = ~(VAR16 ? VAR19[149:0] : 150'd0);
assign VAR9[149:0] = VAR20[149:0] & VAR8[149:0] & VAR10[149:0];
endmodule | gpl-2.0 |
devdraweat/computer_processor | register_file/register_file.v | 6,262 | module MODULE4(in, enable, out);
input [31:0] in;
input enable;
output [31:0] out;
wire [31:0] in, out;
wire enable;
assign out = (enable) ? in : 32'VAR14;
endmodule
module MODULE2(in, enable, VAR20, reset, out);
input in, enable, VAR20, reset;
output out;
reg out;
always @ (posedge VAR20 or posedge reset) begin
if (reset) begin
out <= 1'b0;
end
else if (enable) begin
out <= in;
end
end
endmodule
module MODULE1(in, out);
input [4:0] in;
output [31:0] out;
wire [4:0] in;
wire [31:0] out;
and(out[0], ~in[0], ~in[1], ~in[2], ~in[3], ~in[4]);
and(out[1], in[0], ~in[1], ~in[2], ~in[3], ~in[4]);
and(out[2], ~in[0], in[1], ~in[2], ~in[3], ~in[4]);
and(out[3], in[0], in[1], ~in[2], ~in[3], ~in[4]);
and(out[4], ~in[0], ~in[1], in[2], ~in[3], ~in[4]);
and(out[5], in[0], ~in[1], in[2], ~in[3], ~in[4]);
and(out[6], ~in[0], in[1], in[2], ~in[3], ~in[4]);
and(out[7], in[0], in[1], in[2], ~in[3], ~in[4]);
and(out[8], ~in[0], ~in[1], ~in[2], in[3], ~in[4]);
and(out[9], in[0], ~in[1], ~in[2], in[3], ~in[4]);
and(out[10], ~in[0], in[1], ~in[2], in[3], ~in[4]);
and(out[11], in[0], in[1], ~in[2], in[3], ~in[4]);
and(out[12], ~in[0], ~in[1], in[2], in[3], ~in[4]);
and(out[13], in[0], ~in[1], in[2], in[3], ~in[4]);
and(out[14], ~in[0], in[1], in[2], in[3], ~in[4]);
and(out[15], in[0], in[1], in[2], in[3], ~in[4]);
and(out[16], ~in[0], ~in[1], ~in[2], ~in[3], in[4]);
and(out[17], in[0], ~in[1], ~in[2], ~in[3], in[4]);
and(out[18], ~in[0], in[1], ~in[2], ~in[3], in[4]);
and(out[19], in[0], in[1], ~in[2], ~in[3], in[4]);
and(out[20], ~in[0], ~in[1], in[2], ~in[3], in[4]);
and(out[21], in[0], ~in[1], in[2], ~in[3], in[4]);
and(out[22], ~in[0], in[1], in[2], ~in[3], in[4]);
and(out[23], in[0], in[1], in[2], ~in[3], in[4]);
and(out[24], ~in[0], ~in[1], ~in[2], in[3], in[4]);
and(out[25], in[0], ~in[1], ~in[2], in[3], in[4]);
and(out[26], ~in[0], in[1], ~in[2], in[3], in[4]);
and(out[27], in[0], in[1], ~in[2], in[3], in[4]);
and(out[28], ~in[0], ~in[1], in[2], in[3], in[4]);
and(out[29], in[0], ~in[1], in[2], in[3], in[4]);
and(out[30], ~in[0], in[1], in[2], in[3], in[4]);
and(out[31], in[0], in[1], in[2], in[3], in[4]);
endmodule
module MODULE5(in, enable, out);
input [4:0] in;
input enable;
output [31:0] out;
wire [4:0] in;
wire enable;
wire [31:0] out;
and(out[0], ~in[0], ~in[1], ~in[2], ~in[3], ~in[4], enable);
and(out[1], in[0], ~in[1], ~in[2], ~in[3], ~in[4], enable);
and(out[2], ~in[0], in[1], ~in[2], ~in[3], ~in[4], enable);
and(out[3], in[0], in[1], ~in[2], ~in[3], ~in[4], enable);
and(out[4], ~in[0], ~in[1], in[2], ~in[3], ~in[4], enable);
and(out[5], in[0], ~in[1], in[2], ~in[3], ~in[4], enable);
and(out[6], ~in[0], in[1], in[2], ~in[3], ~in[4], enable);
and(out[7], in[0], in[1], in[2], ~in[3], ~in[4], enable);
and(out[8], ~in[0], ~in[1], ~in[2], in[3], ~in[4], enable);
and(out[9], in[0], ~in[1], ~in[2], in[3], ~in[4], enable);
and(out[10], ~in[0], in[1], ~in[2], in[3], ~in[4], enable);
and(out[11], in[0], in[1], ~in[2], in[3], ~in[4], enable);
and(out[12], ~in[0], ~in[1], in[2], in[3], ~in[4], enable);
and(out[13], in[0], ~in[1], in[2], in[3], ~in[4], enable);
and(out[14], ~in[0], in[1], in[2], in[3], ~in[4], enable);
and(out[15], in[0], in[1], in[2], in[3], ~in[4], enable);
and(out[16], ~in[0], ~in[1], ~in[2], ~in[3], in[4], enable);
and(out[17], in[0], ~in[1], ~in[2], ~in[3], in[4], enable);
and(out[18], ~in[0], in[1], ~in[2], ~in[3], in[4], enable);
and(out[19], in[0], in[1], ~in[2], ~in[3], in[4], enable);
and(out[20], ~in[0], ~in[1], in[2], ~in[3], in[4], enable);
and(out[21], in[0], ~in[1], in[2], ~in[3], in[4], enable);
and(out[22], ~in[0], in[1], in[2], ~in[3], in[4], enable);
and(out[23], in[0], in[1], in[2], ~in[3], in[4], enable);
and(out[24], ~in[0], ~in[1], ~in[2], in[3], in[4], enable);
and(out[25], in[0], ~in[1], ~in[2], in[3], in[4], enable);
and(out[26], ~in[0], in[1], ~in[2], in[3], in[4], enable);
and(out[27], in[0], in[1], ~in[2], in[3], in[4], enable);
and(out[28], ~in[0], ~in[1], in[2], in[3], in[4], enable);
and(out[29], in[0], ~in[1], in[2], in[3], in[4], enable);
and(out[30], ~in[0], in[1], in[2], in[3], in[4], enable);
and(out[31], in[0], in[1], in[2], in[3], in[4], enable);
endmodule
module MODULE3(in, enable, VAR20, reset, out);
input [31:0] in;
input enable, VAR20, reset;
output [31:0] out;
wire [31:0] in;
wire enable, VAR20, reset;
genvar VAR1;
generate
for (VAR1=0; VAR1<32; VAR1=VAR1+1) begin: VAR4
MODULE2 MODULE6(in[VAR1], enable, VAR20, reset, out[VAR1]);
end
endgenerate
endmodule
module MODULE6(VAR20, VAR21, VAR17, VAR5, VAR8, VAR13, VAR9, VAR15, VAR23);
input VAR20, VAR21, VAR17;
input [4:0] VAR5, VAR8, VAR13;
input [31:0] VAR9;
output [31:0] VAR15, VAR23;
wire [31:0] VAR18;
wire [31:0] VAR19 [31:0];
wire [31:0] VAR7;
wire [31:0] VAR22;
MODULE5 MODULE5(VAR5, VAR21, VAR18);
MODULE1 VAR12(VAR8, VAR7);
MODULE1 VAR16(VAR13, VAR22);
genvar VAR10;
generate
for (VAR10=0; VAR10<32; VAR10=VAR10+1) begin: VAR2
MODULE3 MODULE3(VAR9, VAR18[VAR10], VAR20, VAR17, VAR19[VAR10]);
MODULE4 VAR6(VAR19[VAR10], VAR7[VAR10], VAR15);
MODULE4 VAR11(VAR19[VAR10], VAR22[VAR10], VAR23);
end
endgenerate
endmodule | mit |
GSejas/Dise-o-ASIC-FPGA-FPU | my_sourcefiles/Source_Files/FPU_Interface/fpaddsub_arch2/Tenth_Phase.v | 2,495 | module MODULE1
(
input wire clk, input wire rst, input wire VAR8,
input wire VAR9, input wire VAR22, input wire VAR33, input wire [VAR30-1:0] VAR25, input wire [VAR5-1:0] VAR26, output wire [VAR32-1:0] VAR21 );
wire [VAR5-1:0] VAR24;
wire [VAR30-1:0] VAR6;
wire VAR28;
wire [VAR32-1:0] VAR16;
wire VAR12;
wire [VAR30-1:0] VAR7;
wire [VAR5-1:0] VAR1;
assign VAR12 = VAR9 | VAR22;
VAR2 #(.VAR32(1)) VAR3 (
.VAR31({VAR9,VAR22}),
.VAR15(VAR33),
.VAR14(1'b1),
.VAR10(1'b0),
.VAR17(VAR28)
);
VAR19 #(.VAR32(VAR30)) VAR18 (
.VAR31(VAR12),
.VAR15(VAR25),
.VAR14(VAR7),
.VAR17(VAR6)
);
VAR19 #(.VAR32(VAR5)) VAR29 (
.VAR31(VAR12),
.VAR15(VAR26),
.VAR14(VAR1),
.VAR17(VAR24)
);
generate
if(VAR32 == 32) begin : VAR23
assign VAR7 =8'hff;
assign VAR1 =23'd0;
end
else begin : VAR11
assign VAR7 =11'h7ff;
assign VAR1 =52'd0;
end
endgenerate
VAR13 #(.VAR32(VAR32)) VAR34 (
.clk(clk),
.rst(rst),
.VAR27(VAR8),
.VAR4({VAR28,VAR6,VAR24}),
.VAR20(VAR21)
);
endmodule | gpl-3.0 |
htuNCSU/MmcCommunicationVerilog | DE2_115_SLAVE/source_code/phyIniCommand1_and.v | 1,183 | module MODULE1
(
input [(VAR1-1):0] VAR3,
input [(VAR5-1):0] addr,
input VAR2, clk,
output [(VAR1-1):0] VAR4
);
reg [VAR1-1:0] VAR6[2**VAR5-1:0];
reg [VAR5-1:0] VAR7;
begin | gpl-3.0 |
darekb74/WSIZ_SW_Projekt1 | Maszyna_do_kawy.srcs/sources_1/new/counter.v | 3,939 | module MODULE1(clk, VAR4, VAR2, VAR19);
input clk;
input [3:0] VAR4;
output reg VAR2;
output wire [6:0]VAR19;
reg [22:0] VAR5 = 0; parameter VAR10 = 20; integer VAR9 = 1000000/VAR10;
assign VAR19 = VAR5/VAR9;
always @(VAR4)
begin
case (VAR4)
VAR2 <= VAR6;
VAR5 <= 0;
end
VAR2 = VAR7;
VAR5 = VAR3*VAR9;
end
VAR2 = VAR7;
VAR5 = VAR14*VAR9;
end
VAR2 = VAR7;
VAR5 = VAR8*VAR9;
end
VAR2 = VAR7;
VAR5 = VAR17*VAR9;
end
VAR2 = VAR7;
VAR5 = VAR13*VAR9;
end
VAR2 = VAR7;
VAR5 = VAR11*VAR9;
end
VAR2 = VAR7;
VAR5 = VAR18*VAR9;
end
VAR2 = VAR7;
VAR5 = VAR1*VAR9;
end
VAR2 <= VAR7;
VAR5 <= VAR12*VAR9;
end
VAR2 = VAR7;
VAR5 = VAR16*VAR9;
end
endcase;
end
always @(negedge clk) begin
if(VAR2 == VAR7 && VAR5 > 0)
VAR5 <= VAR5 - 1;
end
else
VAR2 <= VAR15; end
endmodule | gpl-3.0 |
Chapna/TTCache | src/set_t.v | 1,097 | module MODULE1;
reg [0:15] VAR1;
reg [0:4] VAR5;
reg enable;
reg write;
reg [0:1] word;
reg VAR4;
reg VAR6;
reg rst;
wire [0:15] VAR2;
wire [0:4] VAR3;
wire VAR7;
wire VAR8;
wire valid;
wire ack; | gpl-2.0 |
lasalvavida/Zybo-Open-Source-Video-IP-Toolbox | general_ip/affine_transform/affine_transform.srcs/sources_1/bd/affine_block/ip/affine_block_ieee754_fp_to_uint_0_1/affine_block_ieee754_fp_to_uint_0_1_stub.v | 1,322 | module MODULE1(VAR1, VAR2)
;
input [31:0]VAR1;
output [9:0]VAR2;
endmodule | mit |
mda-ut/SubZero | fpga/fpga_hw/top_level/SONAR/ShiftRegisterWEnableSixteen.v | 1,284 | module MODULE1(clk, VAR1, enable, VAR14, VAR5);
input clk;
input VAR1;
input enable;
input VAR14;
output [15:0] VAR5;
VAR15 VAR8(clk, VAR1, enable, VAR14, VAR5[0]);
VAR15 VAR19(clk, VAR1, enable, VAR5[0], VAR5[1]);
VAR15 VAR20(clk, VAR1, enable, VAR5[1], VAR5[2]);
VAR15 VAR3(clk, VAR1, enable, VAR5[2], VAR5[3]);
VAR15 VAR2(clk, VAR1, enable, VAR5[3], VAR5[4]);
VAR15 VAR16(clk, VAR1, enable, VAR5[4], VAR5[5]);
VAR15 VAR17(clk, VAR1, enable, VAR5[5], VAR5[6]);
VAR15 VAR9(clk, VAR1, enable, VAR5[6], VAR5[7]);
VAR15 VAR11(clk, VAR1, enable, VAR5[7], VAR5[8]);
VAR15 VAR13(clk, VAR1, enable, VAR5[8], VAR5[9]);
VAR15 VAR12(clk, VAR1, enable, VAR5[9], VAR5[10]);
VAR15 VAR4(clk, VAR1, enable, VAR5[10], VAR5[11]);
VAR15 VAR18(clk, VAR1, enable, VAR5[11], VAR5[12]);
VAR15 VAR6(clk, VAR1, enable, VAR5[12], VAR5[13]);
VAR15 VAR7(clk, VAR1, enable, VAR5[13], VAR5[14]);
VAR15 VAR10(clk, VAR1, enable, VAR5[14], VAR5[15]);
endmodule | mit |
impedimentToProgress/ProbableCause | ddr2/cores/adv_debug_sys/Hardware/adv_dbg_if/rtl/verilog/bytefifo.v | 7,679 | module MODULE1 (
VAR8,
VAR4,
VAR15,
VAR16,
VAR14,
VAR2,
VAR19,
VAR12
);
input VAR8;
input VAR4;
input [7:0] VAR15;
output [7:0] VAR16;
input VAR14;
input VAR2;
output [3:0] VAR19;
output [3:0] VAR12;
reg [7:0] VAR6, VAR11, VAR18, VAR10, VAR17, VAR3, VAR7, VAR1;
reg [3:0] counter;
reg [7:0] VAR16;
wire [3:0] VAR19;
wire [3:0] VAR12;
wire VAR9;
wire VAR5;
assign VAR19 = counter;
assign VAR12 = 4'h8 - VAR19;
assign VAR9 = !(counter == 4'h8);
assign VAR5 = !(counter == 4'h0);
always @ (posedge VAR8 or posedge VAR4)
begin
if(VAR4)
VAR6 <= 8'h0;
end
else if(VAR2 & VAR14 & VAR9)
VAR6 <= VAR15;
end
always @ (posedge VAR8 or posedge VAR4)
begin
if(VAR4)
VAR11 <= 8'h0;
end
else if(VAR2 & VAR14 & VAR9)
VAR11 <= VAR6;
end
always @ (posedge VAR8 or posedge VAR4)
begin
if(VAR4)
VAR18 <= 8'h0;
end
else if(VAR2 & VAR14 & VAR9)
VAR18 <= VAR11;
end
always @ (posedge VAR8 or posedge VAR4)
begin
if(VAR4)
VAR10 <= 8'h0;
end
else if(VAR2 & VAR14 & VAR9)
VAR10 <= VAR18;
end
always @ (posedge VAR8 or posedge VAR4)
begin
if(VAR4)
VAR17 <= 8'h0;
end
else if(VAR2 & VAR14 & VAR9)
VAR17 <= VAR10;
end
always @ (posedge VAR8 or posedge VAR4)
begin
if(VAR4)
VAR3 <= 8'h0;
end
else if(VAR2 & VAR14 & VAR9)
VAR3 <= VAR17;
end
always @ (posedge VAR8 or posedge VAR4)
begin
if(VAR4)
VAR7 <= 8'h0;
end
else if(VAR2 & VAR14 & VAR9)
VAR7 <= VAR3;
end
always @ (posedge VAR8 or posedge VAR4)
begin
if(VAR4)
VAR1 <= 8'h0;
end
else if(VAR2 & VAR14 & VAR9)
VAR1 <= VAR7;
end
always @ (posedge VAR8 or posedge VAR4)
begin
if(VAR4) counter <= 4'h0;
end
else if(VAR2 & VAR14 & VAR9) counter <= counter + 4'h1;
else if(VAR2 & (~VAR14) & VAR5) counter <= counter - 4'h1;
end
always @ (counter or VAR6 or VAR11 or VAR18 or VAR10 or VAR17 or VAR3
or VAR7 or VAR1)
begin
case (counter)
4'h1: VAR16 <= VAR6;
4'h2: VAR16 <= VAR11;
4'h3: VAR16 <= VAR18;
4'h4: VAR16 <= VAR10;
4'h5: VAR16 <= VAR17;
4'h6: VAR16 <= VAR3;
4'h7: VAR16 <= VAR7;
4'h8: VAR16 <= VAR1;
default: VAR16 <= 8'VAR13;
endcase
end
endmodule | mit |
lsnow/mips32 | addsub.v | 1,347 | module MODULE1(
VAR2,VAR3,
VAR6, VAR1, VAR4, MODULE1
);
input [31:0] VAR6;
input [31:0] VAR1;
input VAR4;
input MODULE1;
output VAR3;
reg [32:0] VAR5;
output reg [31:0] VAR2;
always @(MODULE1 or VAR6 or VAR1 or VAR4) begin
case ({MODULE1, VAR4})
00:
VAR5 <= {VAR6[31], VAR6} + {VAR1[31], VAR1};
01:
VAR5[31:0] <= VAR6 + VAR1;
10:
VAR5 <= {VAR1[31], VAR1} - {VAR6[31], VAR6};
11:
VAR5[31:0] <= VAR1 - VAR6;
default:
VAR2 <= 32'h00000000;
endcase VAR2 <= VAR5[31:0];
end
assign VAR3 = VAR5[32] != VAR5[31];
endmodule | gpl-2.0 |
SI-RISCV/e200_opensource | rtl/e203/core/e203_dtcm_ram.v | 2,560 | module MODULE1(
input VAR8,
input VAR15,
input VAR11,
input VAR14,
input VAR16,
input [VAR1-1:0] addr,
input [VAR7-1:0] VAR2,
input [VAR13-1:0] din,
output [VAR13-1:0] dout,
input VAR9,
input clk
);
VAR10 #(
.VAR17(1), .VAR5(VAR18),
.VAR6(VAR13),
.VAR12(VAR7),
.VAR3(VAR1)
) VAR4(
.VAR8 (VAR8 ),
.VAR15 (VAR15 ),
.VAR11 (VAR11 ),
.VAR9 (VAR9 ),
.clk (clk ),
.VAR14 (VAR14 ),
.VAR16 (VAR16 ),
.addr(addr),
.din (din ),
.VAR2 (VAR2 ),
.dout(dout)
);
endmodule | apache-2.0 |
MegabytePhreak/Verilog-Perl | verilog/parser_bugs.v | 10,731 | module MODULE2 ();
wire [0:3] VAR1;
wire VAR6 = VAR1[2];
endmodule
module MODULE1 ();
assign VAR4 = {1'b0,VAR6} +{1'b0,VAR1};
VAR5 VAR3 (.VAR4(VAR4),.VAR6(VAR2),.VAR1(VAR2)); | artistic-2.0 |
eda-globetrotter/PicenoDecoders | andy/design/commschannel.v | 11,728 | module MODULE1();
wire VAR11; wire [1:0] VAR9; wire [1:0] VAR28; wire VAR5; wire [1:0] VAR30;
reg VAR25[0:255];
reg VAR32;
reg [7:0] VAR27;
reg VAR35;
reg VAR10;
reg [7:0] VAR4;
reg [1:0] VAR20;
reg [7:0] VAR21;
wire [1:0] VAR12;
wire [1:0] VAR3;
reg VAR17;
reg [7:0] VAR13;
reg [1:0] VAR15;
reg [1:0] VAR6;
reg VAR7;
reg VAR22;
integer VAR31;
parameter VAR1 = 9'd256;
VAR34 VAR14 (
VAR11,VAR6,VAR35,VAR22);
VAR33 VAR36 (
VAR30,VAR10,VAR35,VAR22);
VAR24 VAR19 (
VAR21,VAR12,VAR13);
VAR2 VAR26 (
VAR20,VAR12,VAR3);
VAR18 VAR8 (
VAR15,VAR9,VAR35,VAR22);
VAR18 VAR29 (
VAR6,VAR28,VAR35,VAR22);
VAR16 VAR23 (
VAR7,VAR5,VAR35,VAR22);
always begin
VAR35 = 0;
VAR35 = 1;
end
always@(posedge VAR35)
begin
if(VAR22)
begin
VAR10<=0;
VAR4<=0;
end
else
begin
VAR4<=VAR27;
VAR10<=VAR32;
end
end
always@(posedge VAR35)
begin
if(VAR22)
begin
VAR20<=0;
VAR21<=0;
VAR17<=0;
end
else
begin
VAR20<=VAR30;
VAR21<=VAR4;
VAR17<=VAR10;
end
end
always@(posedge VAR35)
begin
if(VAR22)
begin
VAR15<=0;
VAR6<=0;
VAR7<=0;
end
else
begin
VAR15<=VAR20;
VAR6<=VAR3;
VAR7<=VAR17;
end
end
begin
begin
begin
begin
end
begin | mit |
bgelb/digilite_zl | rtl/zl_dvb_s_core.v | 4,949 | module MODULE1
(
input clk,
input VAR54,
input [7:0] VAR41,
input VAR9,
output VAR19,
output VAR16,
output VAR14,
output VAR39,
input VAR60
);
wire VAR62;
wire VAR34;
wire [7:0] VAR52;
VAR33 #
(
.VAR50(8),
.VAR58(8) )
VAR11
(
.clk(clk),
.VAR54(VAR54),
.VAR35(VAR9),
.VAR64(VAR19),
.VAR43(VAR41),
.VAR27(VAR62),
.VAR20(VAR34),
.VAR47(VAR52),
.VAR4(),
.VAR29(),
.VAR51()
);
wire VAR45;
wire VAR48;
wire [7:0] VAR28;
VAR18 VAR49
(
.clk(clk),
.VAR54(VAR54),
.VAR9(VAR62),
.VAR19(VAR34),
.VAR41(VAR52),
.VAR39(VAR45),
.VAR60(VAR48),
.VAR61(VAR28)
);
wire VAR26;
wire VAR22;
wire [7:0] VAR46;
VAR63 #
(
.VAR2(8)
)
VAR38
(
.clk(clk),
.VAR54(VAR54),
.VAR9(VAR45),
.VAR19(VAR48),
.VAR41(VAR28),
.VAR39(VAR26),
.VAR60(VAR22),
.VAR61(VAR46)
);
wire VAR68;
wire VAR40;
wire [7:0] VAR55;
VAR53 #
(
.VAR8(204),
.VAR3(188),
.VAR1(8),
.VAR13({
8'd59,
8'd13,
8'd104,
8'd189,
8'd68,
8'd209,
8'd30,
8'd8,
8'd163,
8'd65,
8'd41,
8'd229,
8'd98,
8'd50,
8'd36,
8'd59
}),
.VAR32(9'd285)
)
VAR44
(
.clk(clk),
.VAR54(VAR54),
.VAR9(VAR26),
.VAR19(VAR22),
.VAR41(VAR46),
.VAR39(VAR68),
.VAR60(VAR40),
.VAR61(VAR55)
);
wire VAR25;
wire VAR31;
wire [7:0] VAR37;
VAR63 #
(
.VAR2(8)
)
VAR17
(
.clk(clk),
.VAR54(VAR54),
.VAR9(VAR68),
.VAR19(VAR40),
.VAR41(VAR55),
.VAR39(VAR25),
.VAR60(VAR31),
.VAR61(VAR37)
);
wire VAR12;
wire VAR10;
wire [7:0] VAR23;
VAR42 VAR57
(
.clk(clk),
.VAR54(VAR54),
.VAR9(VAR25),
.VAR19(VAR31),
.VAR41(VAR37),
.VAR39(VAR12),
.VAR60(VAR10),
.VAR61(VAR23)
);
wire VAR21;
wire VAR24;
wire [7:0] VAR7;
VAR63 #
(
.VAR2(8)
)
VAR59
(
.clk(clk),
.VAR54(VAR54),
.VAR9(VAR12),
.VAR19(VAR10),
.VAR41(VAR23),
.VAR39(VAR21),
.VAR60(VAR24),
.VAR61(VAR7)
);
wire VAR15;
wire VAR56;
wire VAR67;
wire VAR36;
VAR30 #
(
.VAR5(7'o171),
.VAR65(7'o133),
.VAR3(7)
)
VAR6
(
.clk(clk),
.VAR54(VAR54),
.VAR9(VAR21),
.VAR19(VAR24),
.VAR41(VAR7),
.VAR39(VAR15),
.VAR60(VAR56),
.VAR16(VAR67),
.VAR14(VAR36)
);
VAR63 #
(
.VAR2(2)
)
VAR66
(
.clk(clk),
.VAR54(VAR54),
.VAR9(VAR15),
.VAR19(VAR56),
.VAR41({VAR67,
VAR36}),
.VAR39(VAR39),
.VAR60(VAR60),
.VAR61({VAR16,
VAR14})
);
endmodule | bsd-2-clause |
pseudoincorrect/FPGA_MCU_wifi | FPGA/src/DPRAM_modules/fifo_spi_DPRAM.v | 8,009 | module MODULE1 (clk, VAR15, VAR44, din, dout, VAR4, VAR18);
input clk;
input VAR15;
input VAR44;
input [31:0] din;
output dout;
output VAR4;
output reg VAR18;
parameter VAR26 = 4'd0;
parameter VAR43 = 4'd1;
parameter VAR46 = 4'd2;
parameter VAR7 = 4'd3;
parameter VAR32 = 4'd4;
parameter VAR24 = 4'd5;
parameter VAR60 = 4'd6;
parameter VAR16 = 4'd7;
parameter VAR38 = 255;
parameter VAR62 = 32'h00001234;
wire clk;
wire VAR65;
wire VAR39;
wire VAR30;
wire VAR23;
wire VAR33;
wire VAR57;
wire VAR22;
wire [31:0] VAR69;
wire [31:0] VAR6;
wire [31:0] VAR21;
reg VAR1;
reg VAR45;
wire VAR47;
wire VAR63;
wire VAR50;
wire VAR27;
wire VAR54;
wire VAR55;
wire VAR68;
wire VAR40;
wire VAR70;
wire VAR29;
wire VAR2;
wire [1:0] VAR9;
wire [31:0] VAR61;
wire [31:0] VAR5;
reg VAR34;
reg [31:0] VAR42;
wire [8:0] VAR20;
reg [8:0] VAR13;
reg [8:0] VAR41;
reg [3:0] VAR10;
reg [3:0] VAR66;
VAR36 VAR11 (
.VAR67 (VAR15), .clk (clk),
.VAR52 (VAR65), .VAR3 (VAR1),
.VAR48 (VAR69), .VAR51 (VAR39),
.din (VAR30), .VAR18 (VAR23),
.VAR4 (VAR33), .dout (VAR57),
.VAR56 (VAR22), .VAR21 (VAR21)
);
VAR64 VAR28 (
.clk (clk), .rst (VAR15),
.VAR37 (VAR47), .din (VAR61),
.VAR44 (VAR63), .dout (VAR5),
.VAR8 (VAR34), .VAR58 (VAR50),
.VAR59 (VAR27), .VAR71 (VAR54),
.VAR12 (VAR55), .VAR17 (VAR68),
.VAR19 (VAR40), .VAR49 (VAR70),
.VAR53 (VAR29), .VAR31 (VAR9)
);
assign VAR20 = VAR41 + 1'b1;
assign VAR65 = 1'b1;
assign VAR39 = 1'b0;
assign VAR69 = VAR42;
assign VAR61 = din; assign VAR63 = VAR44; assign VAR2 = (VAR9 > 2'b1) ? 1'b1 : 1'b0; assign VAR47 = 0;
assign dout = VAR57;
assign VAR4 = VAR33;
always @ (negedge clk or negedge VAR15) begin
if (!VAR15) begin
VAR10 <= VAR26;
VAR41 <= 9'd0;
VAR42 <= 32'd0;
end
else begin
VAR10 <= VAR66;
VAR41 <= VAR13;
if (VAR10 == VAR7)
VAR42 <= VAR5;
end
else if (VAR10 == VAR60)
VAR42 <= VAR62;
end
else
VAR42 <= VAR42;
end
end
always @ (*) begin
VAR18 = 1'b0;
VAR34 = 1'b0;
VAR1 = 1'b0;
VAR13 = 9'b0;
VAR66 = VAR10;
case (VAR10)
VAR26 : begin
VAR18 = 1'b1;
VAR66 = VAR43;
end
VAR43 : begin
if (VAR2) VAR66 = VAR46;
VAR18 = 1'b1;
end
VAR46 : begin
VAR34 = 1'b1;
VAR66 = VAR7;
end
VAR7: begin
VAR13 = VAR20;
VAR66 = VAR32;
end
VAR32 : begin
if (!VAR22) begin
VAR1 = 1'b1;
VAR13 = VAR41;
end
else begin
VAR13 = VAR41;
VAR66 = VAR24;
end
end
VAR24 : begin
if (VAR41 < VAR38) begin
VAR13 = VAR41;
VAR34 = 1'b1;
VAR66 = VAR7;
end
else begin
VAR66 = VAR60;
end
end
VAR60: begin
VAR66 = VAR16;
end
VAR16 : begin
if (!VAR22) begin
VAR1 = 1'b1;
VAR66 = VAR16;
end
else begin
VAR66 = VAR43;
end
end
default : VAR66 = VAR26;
endcase
end
endmodule | mit |
zhijian-liu/mips-cpu | src/ram.v | 1,306 | module MODULE1(
input VAR11 ,
input VAR10 ,
input VAR8 ,
input [31:0] VAR13 ,
output reg [31:0] VAR2 ,
input VAR7 ,
input [31:0] VAR1,
input [ 3:0] VAR6 ,
input [31:0] VAR5
);
reg [31:0] VAR4[0:1024];
always @ (*) begin
if (VAR10 == VAR12 && VAR8 == VAR9) begin
VAR2 <= VAR4[VAR13[18:2]];
end
else begin
VAR2 <= 32'b0;
end
end
always @ (negedge VAR11) begin
if (VAR10 == VAR12 && VAR7 == VAR3) begin
if (VAR6[3] == 1'b1) begin
VAR4[VAR1[18:2]][31:24] <= VAR5[31:24];
end
if (VAR6[2] == 1'b1) begin
VAR4[VAR1[18:2]][23:16] <= VAR5[23:16];
end
if (VAR6[1] == 1'b1) begin
VAR4[VAR1[18:2]][15:8] <= VAR5[15:8];
end
if (VAR6[0] == 1'b1) begin
VAR4[VAR1[18:2]][7:0] <= VAR5[7:0];
end
end
end
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/clkinv/sky130_fd_sc_hs__clkinv.pp.symbol.v | 1,231 | module MODULE1 (
input VAR1 ,
output VAR2 ,
input VAR3,
input VAR4
);
endmodule | apache-2.0 |
trivoldus28/pulsarch-verilog | design/sys/edk_bee3/pcores/aurora_201_pcore_v1_00_a/hdl/verilog/aurora_201_sym_gen.v | 10,932 | module MODULE1
(
VAR31,
VAR13,
VAR21,
VAR28,
VAR14,
VAR5,
VAR25,
VAR7,
VAR3,
VAR27,
VAR26,
VAR1,
VAR20,
VAR17,
VAR8,
VAR30
);
input VAR31; input VAR13; input VAR21; input [0:15] VAR28; input VAR14; input VAR5;
input VAR25; input [0:1] VAR7; input [0:1] VAR3; input [0:1] VAR27;
input VAR26; input [0:1] VAR1; input [0:1] VAR20;
output [1:0] VAR17; output [15:0] VAR8;
input VAR30;
reg [15:0] VAR8;
reg [1:0] VAR17;
reg VAR2;
reg VAR23;
reg VAR22;
reg [0:15] VAR11;
reg VAR6;
reg VAR4;
reg VAR10;
reg [0:1] VAR15;
reg [0:1] VAR16;
reg [0:1] VAR12;
reg VAR24;
reg [0:1] VAR9;
reg [0:1] VAR18;
wire [0:1] VAR29;
always @(posedge VAR30)
begin
VAR2 <= VAR19 VAR31;
VAR23 <= VAR19 VAR13;
VAR22 <= VAR19 VAR21;
VAR11 <= VAR19 VAR28;
VAR6 <= VAR19 VAR14;
VAR4 <= VAR19 VAR5;
VAR10 <= VAR19 VAR25;
VAR15 <= VAR19 VAR7;
VAR16 <= VAR19 VAR3;
VAR12 <= VAR19 VAR27;
VAR24 <= VAR19 VAR26;
VAR9 <= VAR19 VAR1;
VAR18 <= VAR19 VAR20;
end
assign VAR29[0] = !( VAR2 |
VAR23 |
VAR6 |
VAR4 |
VAR24 |
VAR9[0] |
VAR18[0] |
VAR12[0]
);
always @ (posedge VAR30)
begin
if(VAR2) VAR8[15:8] <= VAR19 8'h5c; if(VAR23) VAR8[15:8] <= VAR19 8'hfd; if(VAR6) VAR8[15:8] <= VAR19 VAR11[0:7]; if(VAR4) VAR8[15:8] <= VAR19 8'hf7; if(VAR29[0] & VAR10) VAR8[15:8] <= VAR19 8'h7c; if(VAR29[0] & VAR15[0]) VAR8[15:8] <= VAR19 8'hbc; if(VAR29[0] & VAR16[0]) VAR8[15:8] <= VAR19 8'h1c; if(VAR24) VAR8[15:8] <= VAR19 8'hbc; if(VAR9[0]) VAR8[15:8] <= VAR19 8'h4a; if(VAR18[0]) VAR8[15:8] <= VAR19 8'h2c; if(VAR12[0]) VAR8[15:8] <= VAR19 8'he8; end
always @(posedge VAR30)
VAR17[1] <= VAR19 !( VAR6 |
VAR9[0] |
VAR18[0] |
VAR12[0]
);
assign VAR29[1] = !( VAR2 |
VAR23 |
VAR6 |
VAR4 |
VAR9[1] |
VAR18[1] |
VAR12[1]
);
always @ (posedge VAR30)
begin
if(VAR2) VAR8[7:0] <= VAR19 8'hfb; if(VAR23) VAR8[7:0] <= VAR19 8'hfe; if(VAR6 & VAR22) VAR8[7:0] <= VAR19 8'h9c; if(VAR6 & !VAR22) VAR8[7:0] <= VAR19 VAR11[8:15]; if(VAR4) VAR8[7:0] <= VAR19 8'hf7; if(VAR29[1] & VAR15[1]) VAR8[7:0] <= VAR19 8'hbc; if(VAR29[1] & VAR16[1]) VAR8[7:0] <= VAR19 8'h1c; if(VAR9[1]) VAR8[7:0] <= VAR19 8'h4a; if(VAR18[1]) VAR8[7:0] <= VAR19 8'h2c; if(VAR12[1]) VAR8[7:0] <= VAR19 8'he8; end
always @(posedge VAR30)
VAR17[0] <= VAR19 !( VAR6 & !VAR22 |
VAR9[1] |
VAR18[1] |
VAR12[1]
);
endmodule | gpl-2.0 |
velizarefremov/Rijndael | mixColumns.v | 3,565 | module MODULE1(
output [31:0] VAR26, input [31:0] VAR32, input clk, input VAR3 );
wire [31:0] VAR31;
wire [31:0] VAR40;
wire [7:0] VAR7 [0:3]; wire [7:0] VAR37 [0:3]; wire [7:0] VAR25 [0:3];
reg [7:0] VAR8;
reg [7:0] VAR48;
reg [7:0] VAR13;
reg [7:0] VAR11;
reg [7:0] VAR45;
reg [7:0] VAR44;
reg [7:0] VAR38;
reg [7:0] VAR42;
reg [7:0] VAR47;
reg [7:0] VAR24;
reg [7:0] VAR5;
reg [7:0] VAR41;
wire [7:0] VAR33;
wire [7:0] VAR15;
wire [7:0] VAR36;
wire [7:0] VAR4;
wire [7:0] VAR27;
wire [7:0] VAR6;
wire [7:0] VAR23;
wire [7:0] VAR17;
wire [7:0] VAR22;
wire [7:0] VAR9;
wire [7:0] VAR1;
wire [7:0] VAR21;
wire [7:0] VAR39;
wire [7:0] VAR18;
wire [7:0] VAR28;
wire [7:0] VAR29;
assign {VAR7[0], VAR7[1], VAR7[2], VAR7[3]} = VAR32;
always @(posedge clk) begin
VAR8 = (VAR7[0] & 8'h80) ? ((VAR7[0] << 1) ^ 8'h1B) : (VAR7[0] << 1);
VAR13 = (VAR7[1] & 8'h80) ? ((VAR7[1] << 1) ^ 8'h1B) : (VAR7[1] << 1);
VAR45 = (VAR7[2] & 8'h80) ? ((VAR7[2] << 1) ^ 8'h1B) : (VAR7[2] << 1);
VAR38 = (VAR7[3] & 8'h80) ? ((VAR7[3] << 1) ^ 8'h1B) : (VAR7[3] << 1);
VAR48 = VAR8 ^ VAR7[0];
VAR11 = VAR13 ^ VAR7[1];
VAR44 = VAR45 ^ VAR7[2];
VAR42 = VAR38 ^ VAR7[3];
VAR47 = VAR7[0];
VAR24 = VAR7[1];
VAR5 = VAR7[2];
VAR41 = VAR7[3];
end
assign VAR37[0] = VAR8 ^ VAR11 ^ VAR5 ^ VAR41;
assign VAR37[1] = VAR47 ^ VAR13 ^ VAR44 ^ VAR41;
assign VAR37[2] = VAR47 ^ VAR24 ^ VAR45 ^ VAR42;
assign VAR37[3] = VAR48 ^ VAR24 ^ VAR5 ^ VAR38;
VAR30 VAR19(.dout({VAR33,VAR15}), .VAR46(VAR7[0]), .VAR12(clk), .en(1'b1) );
VAR43 VAR10(.dout({VAR36,VAR4}), .VAR46(VAR7[0]), .VAR12(clk), .en(1'b1) );
VAR30 VAR2(.dout({VAR27,VAR6}), .VAR46(VAR7[1]), .VAR12(clk), .en(1'b1) );
VAR43 VAR16(.dout({VAR23,VAR17}), .VAR46(VAR7[1]), .VAR12(clk), .en(1'b1) );
VAR30 VAR34(.dout({VAR22,VAR9}), .VAR46(VAR7[2]), .VAR12(clk), .en(1'b1) );
VAR43 VAR14(.dout({VAR1,VAR21}), .VAR46(VAR7[2]), .VAR12(clk), .en(1'b1) );
VAR30 VAR35(.dout({VAR39,VAR18}), .VAR46(VAR7[3]), .VAR12(clk), .en(1'b1) );
VAR43 VAR20(.dout({VAR28,VAR29}), .VAR46(VAR7[3]), .VAR12(clk), .en(1'b1) );
assign VAR25[0] = VAR4 ^ VAR6 ^ VAR1 ^ VAR39;
assign VAR25[1] = VAR33 ^ VAR17 ^ VAR9 ^ VAR28;
assign VAR25[2] = VAR36 ^ VAR27 ^ VAR21 ^ VAR18;
assign VAR25[3] = VAR15 ^ VAR23 ^ VAR22 ^ VAR29;
assign VAR40 = {VAR37[0], VAR37[1], VAR37[2], VAR37[3]};
assign VAR31 = {VAR25[0], VAR25[1], VAR25[2], VAR25[3]};
assign VAR26 = (VAR3)?(VAR31):(VAR40);
endmodule | gpl-2.0 |
KorotkiyEugene/Netmaker_vc_router_syn_quartus | NW_vc_arbiter.v | 2,129 | module MODULE1 (request,
VAR2,
VAR24,
VAR9,
clk, VAR20);
parameter VAR7=5;
parameter VAR18=4;
parameter VAR8=2;
parameter VAR5=0;
input [VAR7-1:0][VAR18-1:0][VAR7-1:0] request;
input VAR13 VAR2 [VAR7-1:0][VAR18-1:0];
output [VAR7-1:0][VAR18-1:0][VAR7-1:0] VAR24;
input [VAR7-1:0] VAR9;
input clk, VAR20;
wire [VAR7*VAR18-1:0] VAR14 [VAR7-1:0];
wire [VAR7*VAR18-1:0] VAR11 [VAR7-1:0];
genvar VAR12, VAR10, VAR22;
generate
for (VAR12=0; VAR12<VAR7; VAR12=VAR12+1) begin:VAR19
for (VAR10=0; VAR10<VAR18; VAR10=VAR10+1) begin:VAR3
for (VAR22=0; VAR22<VAR7; VAR22=VAR22+1) begin:VAR6
assign VAR14[VAR22][VAR12*VAR18+VAR10] = (VAR4(VAR12, VAR22)) ? request[VAR12][VAR10][VAR22] : 1'b0;
assign VAR24[VAR12][VAR10][VAR22]=VAR11[VAR22][VAR12*VAR18+VAR10];
end
end
end
for (VAR22=0; VAR22<VAR7; VAR22=VAR22+1) begin:o2
VAR1 #(.VAR8(VAR8),
.VAR16(VAR7*VAR18),
.VAR15(VAR18),
.VAR21(VAR5)
) VAR23
(.request(VAR14[VAR22]),
.VAR2(VAR2),
.VAR24(VAR11[VAR22]),
.VAR17(VAR9[VAR22]), .clk, .VAR20);
end
endgenerate
endmodule | gpl-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/and2b/sky130_fd_sc_hd__and2b.pp.symbol.v | 1,290 | module MODULE1 (
input VAR2 ,
input VAR6 ,
output VAR7 ,
input VAR3 ,
input VAR1,
input VAR4,
input VAR5
);
endmodule | apache-2.0 |
litex-hub/pythondata-cpu-blackparrot | pythondata_cpu_blackparrot/system_verilog/black-parrot/external/basejump_stl/hard/tsmc_180_250/bsg_mem/bsg_mem_2r1w.v | 2,832 | if (VAR5 == VAR21 && VAR27 == VAR32) \
begin: VAR30 \
wire [VAR5-1:0] VAR33 = (VAR14 << VAR22); \
wire [VAR5-1:0] VAR23 = (VAR10 << VAR19); \
wire [VAR5-1:0] VAR38 = (VAR20 << VAR15); \
\
VAR31 VAR41 \
( .VAR3(VAR7) \
,.VAR35(VAR24) \
,.VAR29(VAR33) \
,.VAR42 ({VAR38,VAR23}) \
,.VAR2({VAR6,VAR1}) \
); \
end
module MODULE1 #(parameter VAR4(VAR27)
, parameter VAR4(VAR5)
, parameter VAR36=0
, parameter VAR16=VAR18(VAR5)
)
(input VAR7
, input VAR12
, input VAR14
, input [VAR16-1:0] VAR22
, input [VAR27-1:0] VAR24
, input VAR10
, input [VAR16-1:0] VAR19
, output logic [VAR27-1:0] VAR1
, input VAR20
, input [VAR16-1:0] VAR15
, output logic [VAR27-1:0] VAR6
);
else
begin: VAR9
VAR37
,.VAR5(VAR5)
,.VAR36(VAR36)
) VAR25
(.*);
end
VAR34 @(posedge VAR7)
if (VAR14)
begin
assert (VAR22 < VAR5)
end
else ("VAR39 address %VAR13 VAR11 %VAR8 VAR28 VAR43 %VAR13\VAR26", VAR22, VAR5);
assert (~(VAR19 == VAR22 && VAR14 && VAR10 && !VAR36))
else ("%VAR8: VAR40 VAR11 read and write VAR17 address");
assert (~(VAR15 == VAR22 && VAR14 && VAR20 && !VAR36))
else ("%VAR8: VAR40 VAR11 read and write VAR17 address");
end
begin | bsd-3-clause |
SiLab-Bonn/basil | basil/firmware/modules/utils/flag_domain_crossing.v | 1,139 | module MODULE1(
input wire VAR3,
input wire VAR6,
input wire VAR9,
output wire VAR5
);
reg VAR7;
VAR4 VAR7 = 0;
always @(posedge VAR3)
begin
if (VAR9)
begin
VAR7 <= ~VAR7;
end
end
reg VAR2;
reg VAR8;
reg VAR1;
always @(posedge VAR6) begin
VAR2 <= VAR7;
end
always @(posedge VAR6) begin
VAR8 <= VAR2;
end
always @(posedge VAR6)
begin
VAR1 <= VAR8;
end
assign VAR5 = (VAR1 ^ VAR8);
endmodule | bsd-3-clause |
sh-chris110/chris | FPGA/HPS.bak/Qsys/hps_design/synthesis/submodules/hps_design_SMP_CORE_hps_io.v | 1,934 | module MODULE1 (
output wire [12:0] VAR7, output wire [2:0] VAR2, output wire VAR11, output wire VAR18, output wire VAR12, output wire VAR10, output wire VAR15, output wire VAR17, output wire VAR4, output wire VAR6, inout wire [7:0] VAR13, inout wire VAR5, inout wire VAR3, output wire VAR8, output wire VAR1, input wire VAR16 );
VAR9 VAR14 (
.VAR7 (VAR7), .VAR2 (VAR2), .VAR11 (VAR11), .VAR18 (VAR18), .VAR12 (VAR12), .VAR10 (VAR10), .VAR15 (VAR15), .VAR17 (VAR17), .VAR4 (VAR4), .VAR6 (VAR6), .VAR13 (VAR13), .VAR5 (VAR5), .VAR3 (VAR3), .VAR8 (VAR8), .VAR1 (VAR1), .VAR16 (VAR16) );
endmodule | gpl-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/a32oi/sky130_fd_sc_ms__a32oi_1.v | 2,483 | module MODULE1 (
VAR8 ,
VAR1 ,
VAR10 ,
VAR5 ,
VAR3 ,
VAR7 ,
VAR9,
VAR12,
VAR11 ,
VAR4
);
output VAR8 ;
input VAR1 ;
input VAR10 ;
input VAR5 ;
input VAR3 ;
input VAR7 ;
input VAR9;
input VAR12;
input VAR11 ;
input VAR4 ;
VAR2 VAR6 (
.VAR8(VAR8),
.VAR1(VAR1),
.VAR10(VAR10),
.VAR5(VAR5),
.VAR3(VAR3),
.VAR7(VAR7),
.VAR9(VAR9),
.VAR12(VAR12),
.VAR11(VAR11),
.VAR4(VAR4)
);
endmodule
module MODULE1 (
VAR8 ,
VAR1,
VAR10,
VAR5,
VAR3,
VAR7
);
output VAR8 ;
input VAR1;
input VAR10;
input VAR5;
input VAR3;
input VAR7;
supply1 VAR9;
supply0 VAR12;
supply1 VAR11 ;
supply0 VAR4 ;
VAR2 VAR6 (
.VAR8(VAR8),
.VAR1(VAR1),
.VAR10(VAR10),
.VAR5(VAR5),
.VAR3(VAR3),
.VAR7(VAR7)
);
endmodule | apache-2.0 |
varunnagpaal/Digital-Hardware-Modelling | xilinx-vivado/gcd/gcd.srcs/sources_1/bd/gcd_block_design/ip/gcd_block_design_auto_pc_1/synth/gcd_block_design_auto_pc_1.v | 14,706 | module MODULE1 (
VAR38,
VAR3,
VAR110,
VAR8,
VAR36,
VAR85,
VAR37,
VAR45,
VAR5,
VAR49,
VAR26,
VAR89,
VAR51,
VAR76,
VAR92,
VAR109,
VAR61,
VAR59,
VAR100,
VAR57,
VAR93,
VAR16,
VAR12,
VAR75,
VAR15,
VAR23,
VAR79,
VAR78,
VAR107,
VAR31,
VAR64,
VAR112,
VAR40,
VAR69,
VAR4,
VAR35,
VAR41,
VAR63,
VAR111,
VAR6,
VAR97,
VAR18,
VAR32,
VAR95,
VAR7,
VAR24,
VAR47,
VAR108,
VAR19,
VAR17,
VAR2,
VAR1,
VAR43,
VAR29,
VAR30,
VAR56,
VAR94,
VAR103,
VAR71
);
input wire VAR38;
input wire VAR3;
input wire [11 : 0] VAR110;
input wire [31 : 0] VAR8;
input wire [3 : 0] VAR36;
input wire [2 : 0] VAR85;
input wire [1 : 0] VAR37;
input wire [1 : 0] VAR45;
input wire [3 : 0] VAR5;
input wire [2 : 0] VAR49;
input wire [3 : 0] VAR26;
input wire VAR89;
output wire VAR51;
input wire [11 : 0] VAR76;
input wire [31 : 0] VAR92;
input wire [3 : 0] VAR109;
input wire VAR61;
input wire VAR59;
output wire VAR100;
output wire [11 : 0] VAR57;
output wire [1 : 0] VAR93;
output wire VAR16;
input wire VAR12;
input wire [11 : 0] VAR75;
input wire [31 : 0] VAR15;
input wire [3 : 0] VAR23;
input wire [2 : 0] VAR79;
input wire [1 : 0] VAR78;
input wire [1 : 0] VAR107;
input wire [3 : 0] VAR31;
input wire [2 : 0] VAR64;
input wire [3 : 0] VAR112;
input wire VAR40;
output wire VAR69;
output wire [11 : 0] VAR4;
output wire [31 : 0] VAR35;
output wire [1 : 0] VAR41;
output wire VAR63;
output wire VAR111;
input wire VAR6;
output wire [31 : 0] VAR97;
output wire [2 : 0] VAR18;
output wire VAR32;
input wire VAR95;
output wire [31 : 0] VAR7;
output wire [3 : 0] VAR24;
output wire VAR47;
input wire VAR108;
input wire [1 : 0] VAR19;
input wire VAR17;
output wire VAR2;
output wire [31 : 0] VAR1;
output wire [2 : 0] VAR43;
output wire VAR29;
input wire VAR30;
input wire [31 : 0] VAR56;
input wire [1 : 0] VAR94;
input wire VAR103;
output wire VAR71;
VAR66 #(
.VAR10("VAR60"),
.VAR77(2),
.VAR44(1),
.VAR58(0),
.VAR67(12),
.VAR14(32),
.VAR54(32),
.VAR48(1),
.VAR68(1),
.VAR96(0),
.VAR34(1),
.VAR86(1),
.VAR74(1),
.VAR52(1),
.VAR25(1),
.VAR102(2)
) VAR84 (
.VAR38(VAR38),
.VAR3(VAR3),
.VAR110(VAR110),
.VAR8(VAR8),
.VAR36(VAR36),
.VAR85(VAR85),
.VAR37(VAR37),
.VAR45(VAR45),
.VAR5(VAR5),
.VAR49(VAR49),
.VAR21(4'VAR91),
.VAR26(VAR26),
.VAR62(1'VAR91),
.VAR89(VAR89),
.VAR51(VAR51),
.VAR76(VAR76),
.VAR92(VAR92),
.VAR109(VAR109),
.VAR61(VAR61),
.VAR70(1'VAR91),
.VAR59(VAR59),
.VAR100(VAR100),
.VAR57(VAR57),
.VAR93(VAR93),
.VAR101(),
.VAR16(VAR16),
.VAR12(VAR12),
.VAR75(VAR75),
.VAR15(VAR15),
.VAR23(VAR23),
.VAR79(VAR79),
.VAR78(VAR78),
.VAR107(VAR107),
.VAR31(VAR31),
.VAR64(VAR64),
.VAR39(4'VAR91),
.VAR112(VAR112),
.VAR105(1'VAR91),
.VAR40(VAR40),
.VAR69(VAR69),
.VAR4(VAR4),
.VAR35(VAR35),
.VAR41(VAR41),
.VAR63(VAR63),
.VAR81(),
.VAR111(VAR111),
.VAR6(VAR6),
.VAR106(),
.VAR97(VAR97),
.VAR27(),
.VAR20(),
.VAR90(),
.VAR50(),
.VAR88(),
.VAR18(VAR18),
.VAR99(),
.VAR65(),
.VAR11(),
.VAR32(VAR32),
.VAR95(VAR95),
.VAR53(),
.VAR7(VAR7),
.VAR24(VAR24),
.VAR42(),
.VAR114(),
.VAR47(VAR47),
.VAR108(VAR108),
.VAR28(12'VAR83),
.VAR19(VAR19),
.VAR87(1'VAR91),
.VAR17(VAR17),
.VAR2(VAR2),
.VAR80(),
.VAR1(VAR1),
.VAR9(),
.VAR113(),
.VAR46(),
.VAR82(),
.VAR72(),
.VAR43(VAR43),
.VAR22(),
.VAR98(),
.VAR13(),
.VAR29(VAR29),
.VAR30(VAR30),
.VAR33(12'VAR83),
.VAR56(VAR56),
.VAR94(VAR94),
.VAR73(1'VAR55),
.VAR104(1'VAR91),
.VAR103(VAR103),
.VAR71(VAR71)
);
endmodule | mit |
AngelTerrones/MUSB | Hardware/musb/musb_div.v | 4,377 | module MODULE1(
input clk, input rst, input VAR12, input VAR9, input [31:0] VAR1, input [31:0] VAR10, output [31:0] VAR6, output [31:0] VAR8, output VAR4 );
reg VAR14; reg VAR3; reg [4:0] VAR11; reg [31:0] VAR5; reg [31:0] VAR13; reg [31:0] VAR7;
wire [32:0] VAR2;
assign VAR6 = !VAR3 ? VAR5 : -VAR5;
assign VAR8 = VAR7;
assign VAR4 = VAR14;
assign VAR2 = {VAR7[30:0], VAR5[31]} - VAR13;
always @(posedge clk) begin
if (rst) begin
VAR14 <= 1'b0;
VAR3 <= 1'b0;
VAR11 <= 5'b0;
VAR5 <= 32'b0;
VAR13 <= 32'b0;
VAR7 <= 32'b0;
end
else begin
if(VAR12) begin
VAR11 <= 5'd31;
VAR5 <= (VAR1[31] == 1'b0) ? VAR1 : -VAR1;
VAR13 <= (VAR10[31] == 1'b0) ? VAR10 : -VAR10;
VAR7 <= 32'b0;
VAR3 <= VAR1[31] ^ VAR10[31];
VAR14 <= 1'b1;
end
else if (VAR9) begin
VAR11 <= 5'd31;
VAR5 <= VAR1;
VAR13 <= VAR10;
VAR7 <= 32'b0;
VAR3 <= 1'b0;
VAR14 <= 1'b1;
end
else if (VAR14) begin
if(VAR2[32] == 1'b0) begin
VAR7 <= VAR2[31:0];
VAR5 <= {VAR5[30:0], 1'b1};
end
else begin
VAR7 <= {VAR7[30:0], VAR5[31]};
VAR5 <= {VAR5[30:0], 1'b0};
end
if (VAR11 == 5'b0) begin
VAR14 <= 1'b0;
end
VAR11 <= VAR11 - 5'd1;
end
end
end
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_ls | models/udp_mux_2to1/sky130_fd_sc_ls__udp_mux_2to1.blackbox.v | 1,204 | module MODULE1 (
VAR2 ,
VAR4,
VAR3,
VAR1
);
output VAR2 ;
input VAR4;
input VAR3;
input VAR1 ;
endmodule | apache-2.0 |
vipinkmenon/scas | hw/fpga/source/memory_if/ecc_buf.v | 6,156 | module MODULE1
parameter VAR46 = 100,
parameter VAR42 = 64,
parameter VAR44 = 4,
parameter VAR35 = 1,
parameter VAR5 = 64
)
(
VAR24,
clk, rst, VAR19, VAR11, VAR16,
VAR20, VAR37, VAR14
);
input clk;
input rst;
input [VAR44-1:0] VAR19;
input [VAR35-1:0] VAR11;
wire [4:0] VAR45;
input [VAR44-1:0] VAR16;
input [VAR35-1:0] VAR20;
reg [4:0] VAR8;
generate
if (VAR44 >= 4) begin : VAR41
always @(posedge clk)
assign VAR45 = {VAR19[3:0], VAR11};
end
else begin : VAR30
always @(posedge clk)
VAR16[VAR44-1:0],
VAR20};
assign VAR45 = {{4-VAR44{1'b0}},
VAR19[VAR44-1:0],
VAR11};
end
endgenerate
input [4*VAR42-1:0] VAR37;
reg [4*VAR5-1:0] VAR27;
integer VAR43;
always @(VAR37)
for (VAR43=0; VAR43<4; VAR43=VAR43+1)
VAR27[VAR43*VAR5+:VAR5] =
VAR37[VAR43*VAR42+:VAR5];
input VAR14;
localparam VAR39 = 4*VAR5;
localparam VAR25 = (VAR39/6);
localparam VAR3 = VAR39 % 6;
localparam VAR32 = VAR25 + ((VAR3 == 0 ) ? 0 : 1);
localparam VAR31 = (VAR32*6);
wire [VAR31-1:0] VAR12;
generate
begin : VAR17
wire [VAR31-1:0] VAR33;
if (VAR3 == 0)
assign VAR33 = VAR27;
end
else
assign VAR33 = {{6-VAR3{1'b0}}, VAR27};
genvar VAR2;
for (VAR2=0; VAR2<VAR32; VAR2=VAR2+1) begin : VAR38
VAR23
.VAR34(64'h0000000000000000),
.VAR10(64'h0000000000000000),
.VAR18(64'h0000000000000000)
) VAR13 (
.VAR4(VAR12[((VAR2*6)+4)+:2]),
.VAR47(VAR12[((VAR2*6)+2)+:2]),
.VAR21(VAR12[((VAR2*6)+0)+:2]),
.VAR15(),
.VAR28(VAR33[((VAR2*6)+4)+:2]),
.VAR26(VAR33[((VAR2*6)+2)+:2]),
.VAR9(VAR33[((VAR2*6)+0)+:2]),
.VAR29(2'b0),
.VAR7(VAR8),
.VAR1(VAR8),
.VAR22(VAR8),
.VAR36(VAR45),
.VAR40(VAR14),
.VAR6(clk)
);
end end
endgenerate
output wire [4*VAR5-1:0] VAR24;
assign VAR24 = VAR12[4*VAR5-1:0];
endmodule | mit |
Fabeltranm/FPGA-Game-D1 | HW/RTL/05MicroSD/Version_02/02 verilog/periferico_SD/spi.v | 1,125 | module MODULE1
parameter VAR11=500)
(
input [VAR3-1:0] VAR6,
input en,
input reset,
input clk,
input VAR2,
output reg [VAR3-1:0] VAR8,
output reg VAR10,
output reg VAR4,
output reg VAR12,
output reg VAR5
);
integer VAR13=0;
integer VAR9=0;
reg [VAR3-1:0] VAR1=0;
reg [VAR3-1:0] VAR7=0;
reg VAR14=0;
always @(posedge clk)
begin
if(reset)
begin
VAR13<=0;
VAR5<=0;
VAR14<=0;
VAR9<=0;
VAR12<=1;
VAR10<=0;
VAR8<=0;
VAR1<=0;
VAR7<=0;
end
else if(en)
begin
VAR14<=1;
VAR12<=0;
if(VAR10)
begin
VAR14<=0;
VAR8<=VAR7;
end
else if(VAR14)
if(VAR9==VAR11)
begin
VAR5<=~VAR5;
VAR9<=0;
if(VAR5)
begin
VAR13<=VAR13+1;
VAR4<=VAR1[VAR3-1];
if(VAR13==7)
begin
VAR13<=0;
VAR10<=1;
end
end
else if(~VAR5)
begin
VAR7<={VAR2,VAR7[VAR3-1:1]};
VAR1<={VAR1[VAR3-2:0],1'b1};
end
end
else
VAR9<=VAR9+1;
end
else if(~en)
begin
VAR13<=0;
VAR5<=0;
VAR14<=0;
VAR9<=0;
VAR12<=1;
VAR10<=0;
VAR1<=VAR6;
VAR4<=VAR1[VAR3-1];
end
end
endmodule | gpl-3.0 |
xuefei1/ElectronicEngineControl | niosII_system/synthesis/submodules/niosII_system_tristate_conduit_pin_sharer_0.v | 6,423 | module MODULE1 (
input wire VAR12, input wire VAR16, output wire request, input wire VAR11, output wire [21:0] VAR30, output wire [0:0] VAR13, output wire [0:0] VAR36, output wire [7:0] VAR26, input wire [7:0] VAR28, output wire VAR34, output wire [0:0] VAR31, input wire VAR20, output wire VAR5, input wire [21:0] VAR25, input wire [0:0] VAR8, input wire [0:0] VAR32, input wire [7:0] VAR18, output wire [7:0] VAR6, input wire VAR4, input wire [0:0] VAR21 );
wire [0:0] VAR1; wire VAR15; wire VAR10;
VAR22 VAR19 (
.clk (VAR12), .reset (VAR16), .request (request), .VAR11 (VAR11), .VAR30 (VAR30), .VAR13 (VAR13), .VAR36 (VAR36), .VAR26 (VAR26), .VAR28 (VAR28), .VAR34 (VAR34), .VAR31 (VAR31), .VAR20 (VAR20), .VAR5 (VAR5), .VAR33 (VAR25), .VAR35 (VAR8), .VAR14 (VAR32), .VAR3 (VAR18), .VAR2 (VAR6), .VAR23 (VAR4), .VAR9 (VAR21), .ack (VAR15), .VAR24 (VAR1), .VAR29 (VAR10) );
VAR27 VAR17 (
.clk (VAR12), .reset (VAR16), .ack (VAR15), .VAR24 (VAR1), .VAR7 (VAR10) );
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/nor2b/sky130_fd_sc_hs__nor2b_2.v | 2,046 | module MODULE2 (
VAR6 ,
VAR5 ,
VAR4 ,
VAR2,
VAR3
);
output VAR6 ;
input VAR5 ;
input VAR4 ;
input VAR2;
input VAR3;
VAR1 VAR7 (
.VAR6(VAR6),
.VAR5(VAR5),
.VAR4(VAR4),
.VAR2(VAR2),
.VAR3(VAR3)
);
endmodule
module MODULE2 (
VAR6 ,
VAR5 ,
VAR4
);
output VAR6 ;
input VAR5 ;
input VAR4;
supply1 VAR2;
supply0 VAR3;
VAR1 VAR7 (
.VAR6(VAR6),
.VAR5(VAR5),
.VAR4(VAR4)
);
endmodule | apache-2.0 |
Ribeiro/sd2snes | verilog/sd2snes_obc1/obc1.v | 2,255 | module MODULE1(
input clk,
input enable,
input [7:0] VAR29,
output [7:0] VAR2,
input [12:0] VAR17,
input VAR15
);
reg [7:0] VAR18 [7:0];
wire [6:0] VAR21 = VAR18[6][6:0];
wire VAR27 = VAR18[5][0];
wire VAR30 = enable & ((VAR17 & 13'h1a00) == 13'h1800);
wire VAR26 = enable & ((VAR17 & 13'h1a00) == 13'h1a00);
wire VAR1 = enable & ((VAR17 & 13'h1ff8) == 13'h1ff0);
wire [2:0] VAR20 = VAR17[2:0];
wire VAR16 = enable & (VAR15) & (((VAR17 & 13'h1ffc) == 13'h1ff0) | VAR30);
wire VAR32 = enable & (VAR15) & (VAR17 == 13'h1ff4);
wire VAR23 = enable & (VAR15) & VAR26;
wire [9:0] VAR10 = (~VAR1) ? VAR17[9:0] : {~VAR27, VAR21, VAR17[1:0]};
wire [7:0] VAR5 = (~VAR1) ? VAR17[5:0] : {~VAR27, VAR21};
wire [7:0] VAR12;
wire [7:0] VAR3;
VAR6 VAR7 (
.VAR28(clk), .VAR19(VAR16), .VAR4(VAR10), .VAR25(VAR29), .VAR11(VAR12) );
VAR8 VAR13 (
.VAR28(clk), .VAR19(VAR32), .VAR4(VAR5), .VAR25(VAR29[1:0]), .VAR11(VAR11), .VAR14(clk), .VAR31(VAR23), .VAR24(VAR17[5:0]), .VAR9(VAR29),
.VAR22(VAR3) );
assign VAR2 = VAR1 ? VAR18[VAR17[2:0]]
: VAR30 ? VAR12
: VAR26 ? VAR3
: 8'h77;
always @(posedge clk) begin
if(VAR1 & VAR15) begin
VAR18[VAR20] <= VAR29;
end
end
endmodule | gpl-2.0 |
yahniukov/FIFO_Verilog | src/design/rd_memory.v | 1,338 | module MODULE1 ( VAR8, VAR5,
VAR2, VAR1, VAR3, VAR9,
reset );
parameter VAR7 = 1;
parameter VAR10 = 2;
parameter VAR4 = 4;
input wire [VAR4 - 1 : 0] VAR8;
input wire VAR5;
output reg [VAR7 - 1 : 0] VAR2;
input wire [VAR10 - 1 : 0] VAR9;
input wire VAR1, VAR3;
input wire reset;
reg [VAR7 - 1 : 0] memory [VAR4 - 1 : 0];
integer VAR6;
always @(negedge VAR5 or posedge reset) begin
if(reset)
for(VAR6 = 0; VAR6 < VAR4; VAR6 = VAR6 + 1)
memory[VAR6] <= 0;
end
else
for(VAR6 = 0; VAR6 < VAR4; VAR6 = VAR6 + 1)
memory[VAR6] <= VAR8[VAR6];
end
always @(posedge VAR1 or posedge reset) begin
if(reset)
VAR2 <= 0;
end
else
if(VAR3)
VAR2 <= memory[VAR9];
end
endmodule | apache-2.0 |
scalable-networks/ext | uhd/fpga/usrp2/models/uart_rx.v | 1,629 | module MODULE1 (input VAR2, input VAR4);
reg [8:0] VAR5 = 9'b0;
reg [3:0] VAR1 = 4'b0;
wire VAR6 = VAR2;
always @(posedge VAR6)
VAR5 <= { VAR4, VAR5[8:1] };
reg [3:0] state = 0;
always @(posedge VAR6)
case(state)
0 :
if(~VAR5[8] & VAR5[7]) state <= 1;
1, 2, 3, 4, 5, 6, 7, 8 :
state <= state + 1;
9 :
begin
state <= 0;
("%VAR3",VAR5[7:0]);
if(~VAR5[8])
end
default :
state <= 0;
endcase
endmodule | gpl-2.0 |
Given-Jiang/Dilation_Operation_Altera_OpenCL_DE1-SoC | bin_Dilation_Operation/ip/Dilation/logicblock_mul.v | 2,294 | module MODULE1(VAR13, VAR9,
VAR17, VAR21, VAR18,
VAR20, VAR2, VAR24,
VAR27, VAR8, VAR26);
parameter VAR19 = 32;
parameter VAR6 = 64;
input VAR13, VAR9;
input [VAR19-1:0] VAR17;
input [VAR19-1:0] VAR20;
input VAR21, VAR2;
output VAR18, VAR24;
output [VAR19-1:0] VAR27;
output VAR8;
input VAR26;
wire [VAR19-1:0] VAR12;
wire [VAR19-1:0] VAR15;
wire VAR11;
wire VAR1;
wire VAR3;
VAR22 VAR25 ( .VAR13(VAR13), .VAR9(VAR9),
.VAR28(VAR17), .VAR7(VAR12), .VAR10(VAR21),
.VAR23( VAR11 ), .VAR14(VAR3), .VAR16(VAR18) );
VAR22 VAR5 ( .VAR13(VAR13), .VAR9(VAR9),
.VAR28(VAR20), .VAR7(VAR15), .VAR10(VAR2),
.VAR23( VAR1 ), .VAR14(VAR3), .VAR16(VAR24) );
assign VAR3 = ~(VAR11 & VAR1 & ~VAR26);
assign VAR27 = VAR12 * VAR15;
assign VAR8 = VAR11 & VAR1;
endmodule | mit |
mbus/mbus | mbus/verilog/mbus_ctrl.v | 5,267 | module MODULE1(
input VAR30,
input VAR22,
input VAR38,
output VAR25,
input VAR27,
output reg VAR40,
input [VAR39-1:0] VAR32
);
parameter VAR4 = 0;
parameter VAR13 = 3;
parameter VAR5 = 4;
parameter VAR17 = 1;
parameter VAR10 = 2;
parameter VAR35 = 5;
parameter VAR20 = 7;
parameter VAR33 = 6;
parameter VAR36 = 8;
parameter VAR7 = 9;
parameter VAR1 = 10;
parameter VAR2 = 11;
parameter VAR15 = 10;
parameter VAR19 = 6;
reg [VAR31(VAR15-1)-1:0] VAR26, VAR9;
reg [VAR31(VAR2-1)-1:0] VAR11, VAR8, VAR6;
reg VAR14, VAR12;
reg [VAR31(VAR19-1)-1:0] VAR41, VAR28;
reg VAR34;
reg [2:0] VAR3, VAR23;
reg [VAR39-1:0] VAR21, VAR24;
reg VAR16, VAR37;
always @(posedge VAR30 or negedge VAR22)
begin
if (~VAR22)
begin
VAR16 <= 1'b1;
VAR37 <= 1'b1;
end
else begin
VAR16 <= VAR27;
VAR37 <= VAR16;
end
end
assign VAR25 = (VAR14)? VAR30 : 1'b1;
wire [1:0] VAR18 = VAR29;
always @ (posedge VAR30 or negedge VAR22)
begin
if (~VAR22)
begin
VAR11 <= VAR4;
VAR26 <= VAR15 - 1'b1;
VAR14 <= 0;
VAR41 <= VAR19 - 1'b1;
VAR21 <= 0;
end
else
begin
VAR11 <= VAR8;
VAR26 <= VAR9;
VAR14 <= VAR12;
VAR41 <= VAR28;
VAR21 <= VAR24;
end
end
always @ *
begin
VAR8 = VAR11;
VAR9 = VAR26;
VAR12 = VAR14;
VAR28 = VAR41;
VAR24 = VAR21;
case (VAR11)
VAR4:
begin
if (~VAR37)
VAR8 = VAR13;
VAR9 = VAR15 - 1'b1;
end
VAR13:
begin
VAR24 = 0;
if (VAR26)
VAR9 = VAR26 - 1'b1;
end
else
begin
if (~VAR37)
begin
VAR12 = 1;
VAR8 = VAR5;
end
else
VAR8 = VAR4;
end
end
VAR5:
begin
VAR8 = VAR17;
end
VAR17:
begin
VAR8 = VAR10;
if (VAR27)
VAR24 = VAR32;
end
VAR10:
begin
VAR8 = VAR35;
end
VAR35:
begin
if ((VAR21<VAR32)&&(~VAR34))
VAR24 = VAR21 + 1'b1;
end
else
begin
VAR12 = 0;
VAR8 = VAR20;
end
VAR28 = VAR19 - 1'b1;
end
VAR20:
begin
if (VAR41)
VAR28 = VAR41 - 1'b1;
end
else
begin
if ({VAR3, VAR23}==6'b111000)
begin
VAR8 = VAR33;
VAR12 = 1;
end
end
end
VAR33:
begin
VAR8 = VAR36;
end
VAR36:
begin
VAR8 = VAR7;
end
VAR7:
begin
VAR8 = VAR1;
end
VAR1:
begin
if (~VAR27)
begin
VAR8 = VAR13;
VAR9 = 1;
end
else
begin
VAR8 = VAR4;
end
VAR12 = 0;
end
endcase
end
always @ (negedge VAR30 or negedge VAR22)
begin
if (~VAR22)
begin
VAR3 <= 0;
VAR6 <= VAR4;
end
else
begin
if (VAR11==VAR20)
VAR3 <= {VAR3[1:0], VAR27};
VAR6 <= VAR11;
end
end
always @ (posedge VAR30 or negedge VAR22)
begin
if (~VAR22)
begin
VAR23 <= 0;
VAR34 <= 0;
end
else
begin
if (VAR11==VAR20)
VAR23 <= {VAR23[1:0], VAR27};
VAR34 <= VAR38;
end
end
always @ *
begin
VAR40 = VAR27;
case (VAR6)
VAR4: begin VAR40 = 1; end
VAR13: begin VAR40 = 1; end
VAR5: begin VAR40 = 1; end
VAR20: begin VAR40 = VAR30; end
VAR36: begin if (VAR21==VAR32) VAR40 = (~VAR18[1]); end
VAR1: begin VAR40 = 1; end
endcase
end
endmodule | apache-2.0 |
rurume/openrisc_vision_hardware | ISE/or1200_rfram_generic.v | 8,486 | module MODULE1(
clk, rst,
VAR15, VAR7, VAR9,
VAR4, VAR5, VAR8,
VAR13, VAR6, VAR2, VAR10
);
parameter VAR1 = VAR17;
parameter VAR14 = VAR16;
input clk;
input rst;
input VAR15;
input [VAR14-1:0] VAR7;
output [VAR1-1:0] VAR9;
input VAR4;
input [VAR14-1:0] VAR5;
output [VAR1-1:0] VAR8;
input VAR13;
input VAR6;
input [VAR14-1:0] VAR2;
input [VAR1-1:0] VAR10;
reg [VAR14-1:0] VAR11;
reg [VAR14-1:0] VAR12;
reg [32*VAR1-1:0] VAR3;
reg [VAR1-1:0] VAR9;
reg [VAR1-1:0] VAR8;
always @(posedge clk or posedge rst)
if (rst) begin
VAR3 <= {512'h0, 512'h0};
end
else if (VAR13 & VAR6)
case (VAR2) 5'd00: VAR3[32*0+31:32*0] <= 32'h00000000;
5'd01: VAR3[32*1+31:32*1] <= VAR10;
5'd02: VAR3[32*2+31:32*2] <= VAR10;
5'd03: VAR3[32*3+31:32*3] <= VAR10;
5'd04: VAR3[32*4+31:32*4] <= VAR10;
5'd05: VAR3[32*5+31:32*5] <= VAR10;
5'd06: VAR3[32*6+31:32*6] <= VAR10;
5'd07: VAR3[32*7+31:32*7] <= VAR10;
5'd08: VAR3[32*8+31:32*8] <= VAR10;
5'd09: VAR3[32*9+31:32*9] <= VAR10;
5'd10: VAR3[32*10+31:32*10] <= VAR10;
5'd11: VAR3[32*11+31:32*11] <= VAR10;
5'd12: VAR3[32*12+31:32*12] <= VAR10;
5'd13: VAR3[32*13+31:32*13] <= VAR10;
5'd14: VAR3[32*14+31:32*14] <= VAR10;
5'd15: VAR3[32*15+31:32*15] <= VAR10;
5'd16: VAR3[32*16+31:32*16] <= VAR10;
5'd17: VAR3[32*17+31:32*17] <= VAR10;
5'd18: VAR3[32*18+31:32*18] <= VAR10;
5'd19: VAR3[32*19+31:32*19] <= VAR10;
5'd20: VAR3[32*20+31:32*20] <= VAR10;
5'd21: VAR3[32*21+31:32*21] <= VAR10;
5'd22: VAR3[32*22+31:32*22] <= VAR10;
5'd23: VAR3[32*23+31:32*23] <= VAR10;
5'd24: VAR3[32*24+31:32*24] <= VAR10;
5'd25: VAR3[32*25+31:32*25] <= VAR10;
5'd26: VAR3[32*26+31:32*26] <= VAR10;
5'd27: VAR3[32*27+31:32*27] <= VAR10;
5'd28: VAR3[32*28+31:32*28] <= VAR10;
5'd29: VAR3[32*29+31:32*29] <= VAR10;
5'd30: VAR3[32*30+31:32*30] <= VAR10;
default: VAR3[32*31+31:32*31] <= VAR10;
endcase
always @(posedge clk or posedge rst)
if (rst) begin
VAR11 <= 5'h00;
end
else if (VAR15)
VAR11 <= VAR7;
always @(VAR3 or VAR11)
case (VAR11) 5'd00: VAR9 = 32'h00000000;
5'd01: VAR9 = VAR3[32*1+31:32*1];
5'd02: VAR9 = VAR3[32*2+31:32*2];
5'd03: VAR9 = VAR3[32*3+31:32*3];
5'd04: VAR9 = VAR3[32*4+31:32*4];
5'd05: VAR9 = VAR3[32*5+31:32*5];
5'd06: VAR9 = VAR3[32*6+31:32*6];
5'd07: VAR9 = VAR3[32*7+31:32*7];
5'd08: VAR9 = VAR3[32*8+31:32*8];
5'd09: VAR9 = VAR3[32*9+31:32*9];
5'd10: VAR9 = VAR3[32*10+31:32*10];
5'd11: VAR9 = VAR3[32*11+31:32*11];
5'd12: VAR9 = VAR3[32*12+31:32*12];
5'd13: VAR9 = VAR3[32*13+31:32*13];
5'd14: VAR9 = VAR3[32*14+31:32*14];
5'd15: VAR9 = VAR3[32*15+31:32*15];
5'd16: VAR9 = VAR3[32*16+31:32*16];
5'd17: VAR9 = VAR3[32*17+31:32*17];
5'd18: VAR9 = VAR3[32*18+31:32*18];
5'd19: VAR9 = VAR3[32*19+31:32*19];
5'd20: VAR9 = VAR3[32*20+31:32*20];
5'd21: VAR9 = VAR3[32*21+31:32*21];
5'd22: VAR9 = VAR3[32*22+31:32*22];
5'd23: VAR9 = VAR3[32*23+31:32*23];
5'd24: VAR9 = VAR3[32*24+31:32*24];
5'd25: VAR9 = VAR3[32*25+31:32*25];
5'd26: VAR9 = VAR3[32*26+31:32*26];
5'd27: VAR9 = VAR3[32*27+31:32*27];
5'd28: VAR9 = VAR3[32*28+31:32*28];
5'd29: VAR9 = VAR3[32*29+31:32*29];
5'd30: VAR9 = VAR3[32*30+31:32*30];
default: VAR9 = VAR3[32*31+31:32*31];
endcase
always @(posedge clk or posedge rst)
if (rst) begin
VAR12 <= 5'h00;
end
else if (VAR4)
VAR12 <= VAR5;
always @(VAR3 or VAR12)
case (VAR12) 5'd00: VAR8 = 32'h00000000;
5'd01: VAR8 = VAR3[32*1+31:32*1];
5'd02: VAR8 = VAR3[32*2+31:32*2];
5'd03: VAR8 = VAR3[32*3+31:32*3];
5'd04: VAR8 = VAR3[32*4+31:32*4];
5'd05: VAR8 = VAR3[32*5+31:32*5];
5'd06: VAR8 = VAR3[32*6+31:32*6];
5'd07: VAR8 = VAR3[32*7+31:32*7];
5'd08: VAR8 = VAR3[32*8+31:32*8];
5'd09: VAR8 = VAR3[32*9+31:32*9];
5'd10: VAR8 = VAR3[32*10+31:32*10];
5'd11: VAR8 = VAR3[32*11+31:32*11];
5'd12: VAR8 = VAR3[32*12+31:32*12];
5'd13: VAR8 = VAR3[32*13+31:32*13];
5'd14: VAR8 = VAR3[32*14+31:32*14];
5'd15: VAR8 = VAR3[32*15+31:32*15];
5'd16: VAR8 = VAR3[32*16+31:32*16];
5'd17: VAR8 = VAR3[32*17+31:32*17];
5'd18: VAR8 = VAR3[32*18+31:32*18];
5'd19: VAR8 = VAR3[32*19+31:32*19];
5'd20: VAR8 = VAR3[32*20+31:32*20];
5'd21: VAR8 = VAR3[32*21+31:32*21];
5'd22: VAR8 = VAR3[32*22+31:32*22];
5'd23: VAR8 = VAR3[32*23+31:32*23];
5'd24: VAR8 = VAR3[32*24+31:32*24];
5'd25: VAR8 = VAR3[32*25+31:32*25];
5'd26: VAR8 = VAR3[32*26+31:32*26];
5'd27: VAR8 = VAR3[32*27+31:32*27];
5'd28: VAR8 = VAR3[32*28+31:32*28];
5'd29: VAR8 = VAR3[32*29+31:32*29];
5'd30: VAR8 = VAR3[32*30+31:32*30];
default: VAR8 = VAR3[32*31+31:32*31];
endcase
endmodule | gpl-2.0 |
asicguy/gplgpu | hdl/ramdac_sp/ramdac.v | 20,903 | module MODULE1
(
input VAR97, input VAR28, input VAR150, input VAR112, input VAR63, input VAR65, input [2:0] VAR114, input [7:0] VAR159, input VAR224, input VAR169, input VAR60, input VAR178, input [23:0] VAR76, input VAR111, input VAR140, input VAR93,
output [1:0] VAR187, output VAR14, output VAR202, output VAR6, output reg VAR137, output reg VAR139, output reg VAR222, output VAR205, output [7:0] VAR155,
output VAR17, output VAR9, output reg VAR208, output [7:0] VAR189, output [7:0] VAR101, output [7:0] VAR50, output reg VAR3, output reg VAR71, output VAR131, input VAR115,
output VAR110,
output [3:0] VAR51,
output [2:0] VAR23,
output [8:0] VAR136,
output VAR79,
output [2:0] VAR225,
output [1:0] VAR39,
output VAR47,
output VAR104
);
wire VAR153, VAR36, VAR31;
assign VAR31 = 1'b0;
assign VAR36 = 1'b0;
assign VAR153 = 1'b0;
assign VAR205 = (VAR111) ? ~(VAR153 | VAR36 | VAR31) : 1'b1;
wire VAR30;
reg VAR177, VAR192, VAR85;
wire [7:0] VAR11;
wire [7:0] VAR45, VAR87, VAR118;
wire [7:0] VAR78;
wire [7:0] VAR8;
wire [7:0] VAR126;
wire [7:0] VAR132, VAR190;
wire [7:0] VAR161, VAR52;
wire [7:0] VAR220, VAR102;
wire [7:0] VAR107;
wire [7:0] VAR77;
wire [7:0] VAR181;
wire [7:0] VAR206;
wire [7:0] VAR55;
wire VAR88;
wire VAR138;
wire VAR236;
wire [10:0] VAR49, VAR57;
wire [2:0] VAR7;
wire [2:0] VAR216;
wire [3:0] VAR125;
wire [3:0] VAR29;
wire [1:0] VAR56, VAR143, VAR166, VAR174;
wire [7:0] VAR209 , VAR22 , VAR148, VAR37,
VAR221, VAR156, VAR82, VAR179, VAR204, VAR53,
VAR1, VAR81, VAR228,
VAR215, VAR80, VAR176, VAR96,
VAR180, VAR218, VAR48,
VAR38, VAR109, VAR133;
wire [5:0] VAR18 , VAR130;
wire [7:0] VAR199, VAR92,
VAR127, VAR4,
VAR75, VAR135,
VAR108, VAR195;
wire VAR59, VAR94, VAR70, VAR201, VAR105,
VAR162, VAR84,VAR58, VAR186,
VAR117, VAR175, VAR145, VAR15,
VAR141, VAR12, VAR237, VAR167,
VAR213, VAR214, VAR44, VAR66,
VAR227, VAR197, VAR113;
wire [7:0] VAR61, VAR19, VAR230, VAR40;
wire [7:0] VAR170, VAR73, VAR198 ;
wire [7:0] VAR160;
wire VAR151 ;
wire [7:0] VAR223;
wire VAR32, VAR16;
wire [7:0] VAR207, VAR194, VAR21, VAR191, VAR183, VAR67;
wire [7:0] VAR26, VAR203, VAR100, VAR34,
VAR122;
wire VAR2;
wire VAR74, VAR25, VAR210;
wire [7:0] VAR235, VAR196, VAR188, VAR54;
wire [7:0] VAR89;
wire [7:0] VAR171;
wire [7:0] VAR103;
wire [7:0] VAR234;
wire VAR158, VAR157;
reg VAR99, VAR42; wire [6:0] VAR46;
wire [5:0] VAR144;
wire [2:0] VAR182;
wire [1:0] VAR217;
wire [3:0] VAR64;
wire [2:0] VAR219;
wire [8:0] VAR95;
wire [8:0] VAR35;
wire [3:0] VAR129;
wire [2:0] VAR98;
wire [8:0] VAR149;
wire [8:0] VAR10;
wire VAR232;
wire VAR72;
wire VAR13;
always @(posedge VAR28 or negedge VAR112)
if (!VAR112) begin
VAR99 <= 1'b0;
VAR3 <= 1'b0;
VAR208 <= 1'b0;
VAR71 <= 1'b0;
VAR177 <= 1'b0;
VAR85 <= 1'b0;
VAR192 <= 1'b0;
VAR137 <= 1'b0;
VAR222 <= 1'b0;
VAR139 <= 1'b0;
end else if (VAR70) begin
VAR99 <= 1'b0;
VAR3 <= 1'b0;
VAR208 <= 1'b0;
VAR71 <= 1'b0;
VAR177 <= 1'b0;
VAR85 <= 1'b0;
VAR192 <= 1'b0;
VAR137 <= 1'b0;
VAR222 <= 1'b0;
VAR139 <= 1'b0;
end else begin
VAR99 <= !VAR157; VAR3 <= ~VAR14;
VAR208 <= VAR30 & ~VAR66 & VAR93;
VAR71 <= VAR30 & ~VAR66 & VAR93;
VAR177 <= VAR66 | VAR29[2] | !VAR157;
VAR85 <= VAR66 | VAR29[2] | !VAR157;
VAR192 <= VAR66 | !VAR157;
VAR137 <= VAR29[0] & !(VAR66 | VAR29[2] | VAR99);
VAR222 <= VAR29[0] & !(VAR66 | VAR29[2] | VAR99);
VAR139 <= VAR29[0] & !(VAR66 | VAR99);
end
wire VAR121 = VAR29[3];
assign VAR131 = ~VAR29[0] | ~VAR208;
assign VAR187 = VAR216[2:1];
VAR229 VAR211
(
.VAR97 (VAR97),
.VAR112 (VAR112),
.VAR114 (VAR114),
.VAR63 (VAR63),
.VAR65 (VAR65),
.VAR159 (VAR159),
.VAR46 (VAR46),
.VAR144 (VAR144),
.VAR182 (VAR182),
.VAR217 (VAR217),
.VAR122 (VAR122),
.VAR88 (VAR88),
.VAR138 (VAR138),
.VAR236 (VAR236),
.VAR153 (VAR153),
.VAR36 (VAR36),
.VAR31 (VAR31),
.VAR232 (VAR232),
.VAR223 (VAR223),
.VAR160 (VAR160),
.VAR188 (VAR188),
.VAR54 (VAR54),
.VAR235 (VAR235),
.VAR196 (VAR196),
.VAR61 (VAR61),
.VAR19 (VAR19),
.VAR230 (VAR230),
.VAR224 (VAR224),
.VAR186 (VAR186),
.VAR57 (VAR57),
.VAR49 (VAR49),
.VAR40 (VAR40),
.VAR7 (VAR7),
.VAR216 (VAR216),
.VAR225 (VAR225),
.VAR125 (VAR125),
.VAR29 (VAR29),
.VAR56 (VAR56),
.VAR143 (VAR143),
.VAR166 (VAR166),
.VAR174 (VAR174),
.VAR39 (VAR39),
.VAR209 (VAR209),
.VAR22 (VAR22),
.VAR148 (VAR148),
.VAR37 (VAR37),
.VAR221 (VAR221),
.VAR156 (VAR156),
.VAR82 (VAR82),
.VAR179 (VAR179),
.VAR204 (VAR204),
.VAR53 (VAR53),
.VAR1 (VAR1),
.VAR81 (VAR81),
.VAR228 (VAR228),
.VAR215 (VAR215),
.VAR80 (VAR80),
.VAR176 (VAR176),
.VAR96 (VAR96),
.VAR180 (VAR180),
.VAR218 (VAR218),
.VAR5 (),
.VAR155 (VAR155),
.VAR48 (VAR48),
.VAR18 (VAR18),
.VAR130 (VAR130),
.VAR212 (),
.VAR83 (),
.VAR199 (VAR199),
.VAR92 (VAR92),
.VAR127 (VAR127),
.VAR4 (VAR4),
.VAR75 (VAR75),
.VAR135 (VAR135),
.VAR108 (VAR108),
.VAR195 (VAR195),
.VAR59 (VAR59),
.VAR94 (VAR94),
.VAR70 (VAR70),
.VAR202 (VAR202),
.VAR201 (VAR201),
.VAR105 (VAR105),
.VAR162 (VAR162),
.VAR84 (VAR84),
.VAR58 (VAR58),
.VAR14 (VAR14),
.VAR117 (VAR117),
.VAR175 (VAR175),
.VAR141 (VAR141),
.VAR145 (VAR145),
.VAR15 (VAR15),
.VAR12 (VAR12),
.VAR147 (),
.VAR86 (),
.VAR237 (VAR237),
.VAR167 (VAR167),
.VAR213 (VAR213),
.VAR214 (VAR214),
.VAR44 (VAR44),
.VAR66 (VAR66),
.VAR113 (VAR113),
.VAR227 (VAR227),
.VAR164 ()
);
VAR184 VAR123
(
.VAR150 (VAR150),
.VAR28 (VAR28),
.VAR112 (VAR112),
.VAR59 (VAR59),
.VAR94 (VAR94),
.VAR70 (VAR70),
.VAR178 (VAR178),
.VAR185 (VAR60),
.VAR214 (VAR214),
.VAR105 (VAR105),
.VAR162 (VAR162),
.VAR201 (VAR201),
.VAR121 (VAR121),
.VAR174 (VAR174),
.VAR166 (VAR166),
.VAR125 (VAR125) ,
.VAR9 (VAR9),
.VAR17 (VAR17),
.VAR6 (VAR6)
);
VAR146 VAR24
(
.VAR28 (VAR28),
.reset (VAR112),
.VAR197 (VAR197) ,
.VAR237 (VAR237),
.VAR153 (VAR153),
.VAR36 (VAR36),
.VAR31 (VAR31),
.VAR134 (VAR14),
.VAR32 (VAR32),
.VAR72 (VAR72),
.VAR16 (VAR16),
.VAR232 (VAR232),
.VAR158 (VAR158),
.VAR13 (VAR13),
.VAR88 (VAR88),
.VAR138 (VAR138),
.VAR236 (VAR236),
.VAR157 (VAR157),
.VAR30 (VAR30)
);
VAR119 VAR172
(
.VAR28 (VAR28),
.VAR106 (VAR112),
.VAR158 (VAR158),
.VAR13 (VAR13),
.VAR120 (VAR189),
.VAR116 (VAR101),
.VAR69 (VAR50),
.VAR61 (VAR61),
.VAR19 (VAR19),
.VAR230 (VAR230)
);
VAR238 VAR154
(
.VAR28 (VAR28),
.reset (VAR112),
.VAR65 (VAR65),
.VAR63 (VAR63),
.VAR12 (VAR12),
.VAR32 (VAR32),
.VAR72 (VAR72),
.VAR77 (VAR77),
.VAR181 (VAR181),
.VAR206 (VAR206),
.VAR55 (VAR55),
.VAR209 (VAR209),
.VAR22 (VAR22),
.VAR148 (VAR148 ),
.VAR37 (VAR37),
.VAR221 (VAR221),
.VAR156 (VAR156),
.VAR82 (VAR82),
.VAR179 (VAR179),
.VAR204 (VAR204),
.VAR80 (VAR80),
.VAR48 (VAR48),
.VAR176 (VAR176),
.VAR96 (VAR96),
.VAR180 (VAR180),
.VAR218 (VAR218),
.VAR18 (VAR18),
.VAR130 (VAR130),
.VAR49 (VAR49),
.VAR2 (VAR2),
.VAR74 (VAR74),
.VAR25 (VAR25),
.VAR210 (VAR210),
.VAR188 (VAR188),
.VAR54 (VAR54),
.VAR235 (VAR235),
.VAR196 (VAR196),
.VAR103 (VAR103),
.VAR171 (VAR171),
.VAR89 (VAR89),
.VAR107 (VAR107)
);
VAR226 VAR41
(
.VAR97 (VAR97),
.VAR112 (VAR112),
.VAR63 (VAR63),
.VAR65 (VAR65),
.VAR58 (VAR58),
.VAR186 (VAR186),
.VAR113 (VAR113),
.VAR1 (VAR1),
.VAR81 (VAR81),
.VAR228 (VAR228),
.VAR53 (VAR53),
.VAR191 (VAR190),
.VAR183 (VAR52),
.VAR67 (VAR102),
.VAR7 (VAR7),
.VAR160 (VAR160),
.VAR151 (VAR151),
.VAR170 (VAR170),
.VAR73 (VAR73),
.VAR198 (VAR198),
.VAR223 (VAR223)
);
VAR200 VAR128
(
.VAR28 (VAR28),
.VAR112 (VAR112),
.VAR113 (VAR113),
.VAR84 (VAR84),
.VAR38 (VAR38),
.VAR109 (VAR109),
.VAR133 (VAR133),
.VAR132 (VAR132),
.VAR161 (VAR161),
.VAR220 (VAR220),
.VAR207 (VAR207),
.VAR194 (VAR194),
.VAR21 (VAR21),
.VAR78 (VAR78),
.VAR8 (VAR8),
.VAR126 (VAR126)
);
VAR43 VAR152
(
.VAR97 (VAR97),
.VAR112 (VAR112),
.VAR63 (VAR63),
.VAR28 (VAR28),
.VAR151 (VAR151),
.VAR11 (VAR160),
.VAR170 (VAR170),
.VAR73 (VAR73),
.VAR198 (VAR198),
.VAR163 (1'b0),
.VAR33 (1'b0),
.VAR57 (VAR57),
.VAR40 (VAR40),
.VAR168 (1'b0),
.VAR231 (1'b0),
.VAR78 (VAR78),
.VAR8 (VAR8),
.VAR126 (VAR126),
.VAR107 (VAR107),
.VAR132 (VAR132),
.VAR161 (VAR161),
.VAR220 (VAR220),
.VAR190 (VAR190),
.VAR52 (VAR52),
.VAR102 (VAR102),
.VAR122 (VAR122),
.VAR77 (VAR77),
.VAR181 (VAR181),
.VAR206 (VAR206),
.VAR55 (VAR55)
);
VAR165 VAR142
(
.reset (VAR112),
.VAR169 (VAR169),
.VAR28 (VAR28),
.VAR76 (VAR76),
.VAR216 (VAR216),
.VAR117 (VAR117),
.VAR175 (VAR175),
.VAR145 (VAR145),
.VAR15 (VAR15),
.VAR141 (VAR141),
.VAR14 (VAR14),
.VAR2 (VAR2),
.VAR74 (VAR74),
.VAR25 (VAR25),
.VAR210 (VAR210),
.VAR103 (VAR103),
.VAR171 (VAR171),
.VAR89 (VAR89),
.VAR207 (VAR207),
.VAR194 (VAR194),
.VAR21 (VAR21),
.VAR177 (VAR177),
.VAR215 (VAR215),
.VAR85 (VAR85),
.VAR192 (VAR192),
.VAR38 (VAR38),
.VAR109 (VAR109),
.VAR133 (VAR133),
.VAR189 (VAR189),
.VAR101 (VAR101),
.VAR50 (VAR50),
.VAR197 (VAR197)
);
VAR68 VAR173
(
.VAR97 (VAR97),
.VAR112 (VAR112),
.VAR225 (VAR225), .VAR39 (VAR39), .VAR224 (VAR224), .VAR199 (VAR199), .VAR127 (VAR127), .VAR75 (VAR75), .VAR108 (VAR108), .VAR92 (VAR92), .VAR4 (VAR4), .VAR135 (VAR135), .VAR195 (VAR195), .VAR193 (VAR115),
.VAR62 (VAR46),
.VAR27 (VAR144),
.VAR182 (VAR182),
.VAR47 (VAR47),
.VAR20 (VAR110),
.VAR233 (VAR51),
.VAR90 (VAR23),
.VAR124 (VAR136),
.VAR91 (VAR79),
.VAR104 (VAR104)
);
endmodule | gpl-3.0 |
trivoldus28/pulsarch-verilog | design/sys/iop/rtl/iop_fpga.v | 3,766 | module MODULE1(VAR11, VAR37,
VAR18,
VAR7,
VAR43,
VAR19,
VAR1,
VAR9
);
output [4:0] VAR18;
output VAR7;
output [123:0] VAR43;
input [4:0] VAR19;
input VAR1;
input [144:0] VAR9;
input VAR11;
input VAR37;
wire VAR29;
wire VAR30;
wire VAR12;
wire VAR14;
wire VAR26;
wire VAR22;
wire VAR33;
wire [3:0] VAR6 = 4'b0000;
wire [7:0] VAR17 = 8'h20;
wire VAR34 = 1'b0;
wire VAR25 = 1'b0;
wire VAR38 = 1'b0;
wire [3:0] VAR4 = 4'h1;
wire VAR41 = 1'b0;
wire VAR31 = 1'b0;
wire VAR23 = 1'b0;
wire VAR47 = 1'b0;
wire VAR32 = 1'b0;
wire VAR8 = 1'b0;
wire VAR46 = 1'b0;
wire VAR2 = 1'b0;
wire VAR20 = 1'b0;
wire VAR21 = 1'b0;
wire VAR24 = 1'b0;
wire VAR36 = 1'b0;
wire VAR10 = 1'b0;
wire VAR28 = 1'b0;
wire VAR44 = 1'b0;
wire VAR45 = 1'b0;
wire VAR39;
wire VAR42;
wire VAR15;
wire VAR3;
wire VAR5;
wire VAR27;
reg VAR35;
reg sync;
assign VAR15 = VAR35;
assign VAR5 = VAR35;
reg [7:0] VAR40;
always @(posedge VAR37) begin
{VAR35, sync} <= {sync, VAR11};
end
always @(posedge VAR37) begin
if(~VAR35) begin
VAR40 <= 8'b0;
end else
if(VAR40 != 8'hff)
VAR40 <= VAR40 + 8'b1;
end
assign VAR39 = (VAR40 > 8'd20) ? 1'b1 : 1'b0;
assign VAR3 = (VAR40 > 8'd60) ? 1'b1 : 1'b0;
assign VAR27 = (VAR40 > 8'd120) ? 1'b1 : 1'b0;
assign VAR42 = (VAR40 > 8'd120) ? 1'b1 : 1'b0;
VAR16 VAR13 (
.VAR18 (VAR18),
.VAR7 (VAR7),
.VAR43 (VAR43),
.VAR29 (VAR29),
.VAR30 (VAR30),
.VAR12 (VAR12),
.VAR14 (VAR14),
.VAR26 (VAR26),
.VAR22 (VAR22),
.VAR33 (VAR33),
.VAR19 (VAR19),
.VAR1 (VAR1),
.VAR9 (VAR9),
.VAR6 (VAR6),
.VAR17 (VAR17),
.VAR34 (VAR34),
.VAR25 (VAR25),
.VAR38 (VAR38),
.VAR4 (VAR4),
.VAR41 (VAR41),
.VAR31 (VAR31),
.VAR23 (VAR23),
.VAR47 (VAR47),
.VAR32 (VAR32),
.VAR8 (VAR8),
.VAR46 (VAR46),
.VAR2 (VAR2),
.VAR20 (VAR20),
.VAR21 (VAR21),
.VAR24 (VAR24),
.VAR36 (VAR36),
.VAR10 (VAR10),
.VAR28 (VAR28),
.VAR44 (VAR44),
.VAR45 (VAR45),
.VAR39 (VAR39),
.VAR37 (VAR37),
.VAR42 (VAR42),
.VAR15 (VAR15),
.VAR3 (VAR3),
.VAR5 (VAR5),
.VAR27 (VAR27)
);
endmodule | gpl-2.0 |
blackmesalabs/sump2 | deep_sump.v | 13,913 | module MODULE1 #
(
parameter VAR43 = 65536,
parameter VAR22 = 16
)
(
input wire reset,
input wire VAR52,
input wire VAR31,
input wire VAR5,
input wire [31:0] VAR37,
input wire [5:0] VAR40,
input wire [5:0] VAR12,
input wire VAR27,
input wire VAR49,
input wire [31:0] VAR55,
output reg [31:0] VAR35,
output reg VAR29,
output reg VAR11,
output reg VAR13,
output wire [31:0] VAR7,
output reg [63:0] VAR14,
output reg [VAR22-1:0] VAR47,
output reg VAR45,
input wire VAR17,
input wire [63:0] VAR9,
output reg [VAR22-1:0] VAR57,
output reg VAR2
);
wire [31:0] VAR3;
wire [31:0] VAR15;
wire [31:0] VAR8;
reg [5:0] VAR32;
reg [5:0] VAR34;
reg [5:0] VAR38;
wire [4:0] VAR44;
reg VAR42;
reg VAR6;
reg VAR30;
reg [VAR22-1:0] VAR1;
reg [31:0] VAR36;
reg [31:0] VAR41;
reg [31:0] VAR21;
reg [31:0] VAR53;
reg [31:0] VAR33;
reg [31:0] VAR26;
reg [31:0] VAR23;
reg [31:0] VAR50;
reg [31:0] VAR18;
reg VAR4;
reg [7:0] VAR51;
reg VAR20;
reg VAR46;
reg VAR10;
reg VAR16;
reg VAR39;
reg VAR19;
reg [7:0] VAR25;
assign VAR3 = 32'd0;
assign VAR15 = 32'hFFFFFFFF;
always @ ( posedge VAR52 ) begin : VAR56
VAR34 <= VAR40[5:0];
VAR38 <= VAR34[5:0];
VAR26 <= VAR37[31:0] & ~ VAR8[31:0];
VAR23 <= VAR26[31:0];
end
always @ ( posedge VAR52 ) begin : VAR48
VAR45 <= 0;
VAR18 <= VAR50[31:0];
VAR14[31:0] <= VAR26[31:0];
VAR14[63:32] <= VAR50[31:0];
if ( VAR20 == 0 ) begin
VAR4 <= VAR46;
end else begin
VAR4 <= VAR10;
end
if ( VAR43 >= 1048576 ) begin
VAR46 <= VAR50[ 9] & ~ VAR18[ 9];
VAR10 <= VAR50[ 8] & ~ VAR18[ 8];
end else if ( VAR43 >= 65536 ) begin
VAR46 <= VAR50[11] & ~ VAR18[11];
VAR10 <= VAR50[ 8] & ~ VAR18[ 8];
end else if ( VAR43 >= 16384 ) begin
VAR46 <= VAR50[13] & ~ VAR18[13];
VAR10 <= VAR50[ 8] & ~ VAR18[ 8];
end else begin
VAR46 <= VAR50[15] & ~ VAR18[15];
VAR10 <= VAR50[ 8] & ~ VAR18[ 8];
end
if ( VAR34 == 6'h01 ) begin
if ( VAR17 == 1 ) begin
VAR19 <= 1;
end
VAR50 <= VAR50[31:0] + 1;
if ( VAR30 == 0 ) begin
VAR47[VAR22-1] <= 0; if ( VAR4 == 1 ||
( VAR26 != VAR23[31:0] ) ) begin
VAR45 <= 1;
VAR47[VAR22-2:0] <= VAR47[VAR22-2:0] + 1;
if ( VAR26 == VAR23[31:0] ) begin
if ( VAR51 == 8'hFF ) begin
VAR20 <= 1; end else begin
VAR51 <= VAR51[7:0] + 1; end
end else begin
VAR51 <= 8'd0; VAR20 <= 0; end
if ( VAR47[VAR22-2:0] == VAR15[VAR22-2:0] ) begin
VAR16 <= 0; VAR20 <= 0;
VAR51 <= 8'd0;
end
end
end else if ( VAR30 == 1 && VAR39 == 0 ) begin
if ( ( VAR26 != VAR23[31:0] ) || ( VAR4 == 1) ) begin
VAR45 <= 1;
VAR47[VAR22-2:0] <= VAR47[VAR22-2:0] + 1;
if ( VAR26 == VAR23[31:0] ) begin
if ( VAR51 == 8'hFF ) begin
VAR20 <= 1; end else begin
VAR51 <= VAR51[7:0] + 1;
end
end else begin
VAR51 <= 8'd0;
VAR20 <= 0; end
if ( VAR47[VAR22-2:0] == VAR15[VAR22-2:0] ) begin
VAR39 <= 1; VAR45 <= 0;
VAR47[VAR22-2:0] <= VAR47[VAR22-2:0];
end
if ( VAR47[VAR22-1] == 0 ) begin
VAR47[VAR22-1] <= 1; VAR47[VAR22-2:0] <= VAR3[VAR22-2:0];
end
end
end
if ( VAR16 == 0 && VAR5 == 1 && VAR30 == 0 ) begin
VAR30 <= 1;
end
if ( VAR45 == 1 && VAR47[VAR22-1] == 0 ) begin
VAR1 <= VAR47[VAR22-1:0]; end
end else if ( VAR34 == 6'h02 ) begin
VAR19 <= 0;
VAR50 <= 32'd0; VAR16 <= 1;
VAR39 <= 0;
VAR20 <= 0;
VAR51 <= 8'd0;
VAR30 <= 0;
VAR25 <= VAR25[7:0] + 1;
VAR14[31:0] <= 32'hA5A5A5A5;
VAR14[63:32] <= 32'hA5A5A5A5;
if ( VAR25 == 8'd0 ) begin
VAR45 <= 1;
VAR47 <= VAR47[VAR22-1:0] + 1;
end
end
if ( VAR34 != 6'h02 && VAR38 == 6'h02 ) begin
VAR47 <= VAR3[VAR22-1:0];
end
VAR11 <= ~ VAR16;
VAR13 <= VAR39;
if ( reset == 1 ) begin
VAR45 <= 0;
end
end
always @ ( posedge VAR31 ) begin : VAR54
VAR32 <= VAR12[5:0];
VAR35 <= 32'd0;
VAR29 <= 0;
VAR42 <= 0;
VAR6 <= 0;
VAR2 <= 0;
if ( VAR27 == 1 ) begin
if ( VAR32 == 6'h19 ) begin
VAR35 <= VAR1[VAR22-1:0]; VAR35[31:28] <= { VAR19,VAR39,VAR30,~VAR16};
VAR29 <= 1;
end
if ( VAR32 == 6'h1a ) begin
VAR35[31:0] <= VAR33[31:0];
VAR29 <= 1;
VAR42 <= 1; end
if ( VAR32 == 6'h18 ) begin
VAR35[15:8] <= 8'd2; VAR35[7:0] <= VAR22; VAR29 <= 1;
end
end
if ( VAR49 == 1 ) begin
if ( VAR32 == 6'h1b ) begin
VAR36 <= VAR55[31:0];
VAR6 <= 1;
end
if ( VAR32 == 6'h1c ) begin
VAR41 <= VAR55[31:0];
end
if ( VAR32 == 6'h1e ) begin
VAR21 <= VAR55[31:0];
end
if ( VAR32 == 6'h1f ) begin
VAR53 <= VAR55[31:0];
end
end
if ( VAR42 == 1 ) begin
VAR57 <= VAR57[VAR22-1:0] + 1;
VAR2 <= 1;
end
if ( VAR6 == 1 ) begin
VAR57 <= VAR36[VAR22-1:0];
VAR2 <= 1;
end
if ( reset == 1 ) begin
VAR2 <= 0;
end
case( VAR44[4:0] )
5'VAR24 : VAR33 <= VAR9[31:0]; 5'VAR28 : VAR33 <= VAR9[63:32]; default : VAR33 <= VAR9[31:0]; endcase
end assign VAR44 = VAR41[4:0];
assign VAR8 = VAR21[31:0];
assign VAR7 = VAR53[31:0];
endmodule | gpl-3.0 |
hakehuang/pycpld | quartus-II/top_twrkv58/uart_tx.v | 2,784 | module MODULE1(VAR11, VAR12, VAR4, VAR7, VAR10, VAR3, VAR9, VAR1);
input VAR11;
input VAR12;
input VAR4;
input[7:0] VAR7;
output VAR10;
output VAR3;
output VAR9;
output VAR1;
reg VAR13;
always @ (negedge VAR4 or negedge VAR5 or negedge VAR11)
begin
if (!VAR11)
begin
VAR13 <= 1'b0;
end
else if (!VAR5)
VAR13 <= 1'b0;
end
else if (!VAR4)
VAR13 <= 1'b1;
end
assign VAR10 = VAR13;
reg VAR5;
always @ (negedge VAR12 or negedge VAR13 or negedge VAR11)
begin
if (!VAR11)
begin
VAR5 <= 1'b1;
end
else if (!VAR13)
VAR5 <= 1'b1;
end
else if (!VAR12)
begin
if (!VAR2)
VAR5 <= 1'b0;
end
end
assign VAR3 = VAR5;
reg[3:0] VAR2;
always @ (posedge VAR12 or negedge VAR11)
begin
if (!VAR11)
begin
VAR2 <= 4'd0;
end
else if (VAR12)
begin
case (VAR2)
4'd1: VAR2 <= 4'd2;
4'd2: VAR2 <= 4'd3;
4'd3: VAR2 <= 4'd4;
4'd4: VAR2 <= 4'd5;
4'd5: VAR2 <= 4'd6;
4'd6: VAR2 <= 4'd7;
4'd7: VAR2 <= 4'd8;
4'd8: VAR2 <= 4'd9;
4'd9: VAR2 <= 4'd0;
4'd0: VAR2 <= 4'd1;
endcase
end
end
reg[7:0] VAR8;
reg VAR6;
always @ (negedge VAR12 or negedge VAR11)
begin
if (!VAR11)
begin
VAR6 <= 1'b1;
VAR8 <= 8'd0;
end
else if (!VAR12)
begin
case (VAR2)
4'd1: begin VAR6 <= 1'b0; VAR8 <= VAR7; end
4'd2: VAR6 <= VAR8[0];
4'd3: VAR6 <= VAR8[1];
4'd4: VAR6 <= VAR8[2];
4'd5: VAR6 <= VAR8[3];
4'd6: VAR6 <= VAR8[4];
4'd7: VAR6 <= VAR8[5];
4'd8: VAR6 <= VAR8[6];
4'd9: VAR6 <= VAR8[7];
4'd0: VAR6 <= 1'b1;
default: VAR6 <= 1'b1;
endcase
end
end
assign VAR9 = VAR6;
endmodule | mit |
vad-rulezz/megabot | fusesoc/orpsoc-cores/trunk/systems/neek/backend/rtl/verilog/ddr_ctrl_ip/alt_mem_ddrx_burst_gen.v | 68,287 | module MODULE1 #
( parameter
VAR65 = 4,
VAR22 = "VAR163",
VAR50 = 0,
VAR80 = 1,
VAR72 = 1,
VAR126 = 3,
VAR92 = 13,
VAR33 = 10,
VAR57 = 10,
VAR20 = 10,
VAR38 = 4,
VAR82 = 2,
VAR124 = 3,
VAR144 = 5,
VAR49 = 4,
VAR112 = 1,
VAR136 = 1,
VAR94 = 0
)
(
VAR9,
VAR152,
VAR75,
VAR91,
VAR113,
VAR30,
VAR52,
VAR45,
VAR81,
VAR12,
VAR106,
VAR95,
VAR37,
VAR58,
VAR46,
VAR93,
VAR17,
VAR161,
VAR142,
VAR148,
VAR62,
VAR164,
VAR42,
VAR128,
VAR149,
VAR132,
VAR103,
VAR13,
VAR32,
VAR28,
VAR29,
VAR107,
VAR77,
VAR123,
VAR79,
VAR100,
VAR125,
VAR104,
VAR70,
VAR59,
VAR116,
VAR109,
VAR36,
VAR114,
VAR118,
VAR101,
VAR26,
VAR90,
VAR53,
VAR134,
VAR105,
VAR4,
VAR97,
VAR69,
VAR55,
VAR67,
VAR73,
VAR24,
VAR41,
VAR150,
VAR34,
VAR138,
VAR19,
VAR130,
VAR86,
VAR21,
VAR151,
VAR54,
VAR68
);
localparam VAR44 = 0;
localparam VAR11 = 1;
input VAR9;
input VAR152;
input [VAR124 - 1 : 0] VAR75;
input [VAR144 - 1 : 0] VAR91;
input [VAR49 - 1 : 0] VAR113;
input [VAR112 - 1 : 0] VAR30;
input [VAR136 - 1 : 0] VAR52;
input [VAR82 - 1 : 0] VAR45;
input [VAR82 - 1 : 0] VAR81;
input [VAR82 - 1 : 0] VAR12;
input [VAR82 - 1 : 0] VAR106;
input [VAR82 - 1 : 0] VAR95;
input [VAR82 - 1 : 0] VAR37;
input [VAR82 - 1 : 0] VAR58;
input [VAR82 - 1 : 0] VAR46;
input [VAR82 - 1 : 0] VAR93;
input [(VAR82 * VAR80) - 1 : 0] VAR17;
input [(VAR82 * VAR80) - 1 : 0] VAR161;
input [(VAR82 * VAR80) - 1 : 0] VAR142;
input [(VAR82 * VAR80) - 1 : 0] VAR148;
input [(VAR82 * VAR80) - 1 : 0] VAR62;
input [(VAR82 * VAR80) - 1 : 0] VAR164;
input [VAR82 - 1 : 0] VAR42;
input [(VAR82 * VAR72) - 1 : 0] VAR128;
input [(VAR82 * VAR80) - 1 : 0] VAR149;
input [(VAR82 * VAR126) - 1 : 0] VAR132;
input [(VAR82 * VAR92) - 1 : 0] VAR103;
input [(VAR82 * VAR33) - 1 : 0] VAR13;
input [VAR57 - 1 : 0] VAR32;
input [VAR20 - 1 : 0] VAR28;
input [VAR38 - 1 : 0] VAR29;
output [VAR82 - 1 : 0] VAR107;
output [VAR82 - 1 : 0] VAR77;
output [VAR82 - 1 : 0] VAR123;
output [VAR82 - 1 : 0] VAR79;
output [VAR82 - 1 : 0] VAR100;
output [VAR82 - 1 : 0] VAR125;
output [(VAR82 * VAR80) - 1 : 0] VAR104;
output [VAR38 - 1 : 0] VAR70;
output VAR59;
output [VAR82 - 1 : 0] VAR116;
output [VAR82 - 1 : 0] VAR109;
output [VAR82 - 1 : 0] VAR36;
output [VAR82 - 1 : 0] VAR114;
output [VAR82 - 1 : 0] VAR118;
output [VAR82 - 1 : 0] VAR101;
output [VAR82 - 1 : 0] VAR26;
output [VAR82 - 1 : 0] VAR90;
output [VAR82 - 1 : 0] VAR53;
output [(VAR82 * VAR80) - 1 : 0] VAR134;
output [(VAR82 * VAR80) - 1 : 0] VAR105;
output [(VAR82 * VAR80) - 1 : 0] VAR4;
output [(VAR82 * VAR80) - 1 : 0] VAR97;
output [(VAR82 * VAR80) - 1 : 0] VAR69;
output [(VAR82 * VAR80) - 1 : 0] VAR55;
output [VAR82 - 1 : 0] VAR67;
output [(VAR82 * VAR72) - 1 : 0] VAR73;
output [(VAR82 * VAR80) - 1 : 0] VAR24;
output [(VAR82 * VAR126) - 1 : 0] VAR41;
output [(VAR82 * VAR92) - 1 : 0] VAR150;
output [(VAR82 * VAR33) - 1 : 0] VAR34;
output VAR138;
output VAR19;
output VAR130;
output VAR86;
output [VAR57 - 1 : 0] VAR21;
output [VAR20 - 1 : 0] VAR151;
output [VAR38 - 1 : 0] VAR54;
output [VAR38 - 1 : 0] VAR68;
reg [VAR82 - 1 : 0] VAR116;
reg [VAR82 - 1 : 0] VAR109;
reg [VAR82 - 1 : 0] VAR36;
reg [VAR82 - 1 : 0] VAR114;
reg [VAR82 - 1 : 0] VAR118;
reg [VAR82 - 1 : 0] VAR101;
reg [VAR82 - 1 : 0] VAR26;
reg [VAR82 - 1 : 0] VAR90;
reg [VAR82 - 1 : 0] VAR53;
reg [(VAR82 * VAR80) - 1 : 0] VAR134;
reg [(VAR82 * VAR80) - 1 : 0] VAR105;
reg [(VAR82 * VAR80) - 1 : 0] VAR4;
reg [(VAR82 * VAR80) - 1 : 0] VAR97;
reg [(VAR82 * VAR80) - 1 : 0] VAR69;
reg [(VAR82 * VAR80) - 1 : 0] VAR55;
reg [VAR82 - 1 : 0] VAR67;
reg [(VAR82 * VAR72) - 1 : 0] VAR73;
reg [(VAR82 * VAR80) - 1 : 0] VAR24;
reg [(VAR82 * VAR126) - 1 : 0] VAR41;
reg [(VAR82 * VAR92) - 1 : 0] VAR150;
reg [(VAR82 * VAR33) - 1 : 0] VAR34;
reg VAR138;
reg VAR19;
reg VAR130;
reg VAR86;
reg [VAR57 - 1 : 0] VAR21;
reg [VAR20 - 1 : 0] VAR151;
reg [VAR38 - 1 : 0] VAR54;
reg [VAR38 - 1 : 0] VAR68;
reg [VAR38 - 1 : 0] VAR154;
reg [VAR20 - 1 : 0] VAR63;
reg [(VAR82 * VAR33) - 1 : 0] VAR18;
reg [2 : 0] VAR1;
reg [2 : 0] VAR8;
reg VAR83;
reg VAR88;
reg VAR137;
reg VAR155;
reg VAR98;
reg VAR122;
reg [VAR82 - 1 : 0] VAR146;
reg [VAR82 - 1 : 0] VAR99;
reg [VAR82 - 1 : 0] VAR61;
reg [VAR38 - 1 : 0] VAR119;
reg [VAR20 - 1 : 0] VAR141;
reg [(VAR82 * VAR33) - 1 : 0] VAR145;
reg [2 : 0] VAR143;
reg [2 : 0] VAR102;
reg VAR85;
reg VAR147;
reg VAR2;
reg VAR127;
reg VAR43;
reg VAR71;
reg [VAR82 - 1 : 0] VAR14;
reg [VAR82 - 1 : 0] VAR133;
reg [VAR82 - 1 : 0] VAR47;
reg VAR111;
reg [3 : 0] VAR78;
reg [3 : 0] VAR15;
reg [3 : 0] VAR31;
reg [3 : 0] VAR23;
reg [3 : 0] VAR157;
reg VAR129;
reg VAR156;
reg VAR3;
reg [3 : 0] VAR87;
reg VAR140;
reg VAR153;
reg VAR110;
reg [VAR49 - 2 : 0] VAR158;
reg VAR10;
reg VAR7;
reg VAR74;
reg VAR76;
reg VAR135;
reg VAR64;
reg VAR56;
reg [VAR38 - 1 : 0] VAR162;
reg VAR48;
reg VAR115;
reg VAR160;
reg [VAR82 - 1 : 0] VAR39;
reg [VAR82 - 1 : 0] VAR84;
reg [VAR82 - 1 : 0] VAR27;
reg [VAR82 - 1 : 0] VAR5;
reg [VAR20 - 1 : 0] VAR51;
reg [VAR20 - 1 : 0] VAR60;
reg [(VAR82 * VAR72) - 1 : 0] VAR139;
reg [(VAR82 * VAR80) - 1 : 0] VAR89;
reg [(VAR82 * VAR72) - 1 : 0] VAR40;
reg [(VAR82 * VAR80) - 1 : 0] VAR96;
reg [(VAR82 * VAR33) - 1 : 0] VAR66;
wire VAR159 = 1'b0;
reg [VAR82 - 1 : 0] VAR107;
reg [VAR82 - 1 : 0] VAR77;
reg [VAR82 - 1 : 0] VAR123;
reg [VAR82 - 1 : 0] VAR79;
reg [VAR82 - 1 : 0] VAR100;
reg [VAR82 - 1 : 0] VAR125;
reg [(VAR82 * VAR80) - 1 : 0] VAR104;
reg [VAR38 - 1 : 0] VAR70;
reg VAR59;
reg [VAR82 - 1 : 0] VAR6;
reg VAR131;
reg VAR16;
reg VAR108;
reg VAR117;
reg [VAR38 - 1 : 0] VAR25;
generate
if (VAR94 == 1)
begin
always @ (posedge VAR9 or negedge VAR152)
begin
if (! VAR152)
begin
VAR116 <= 0;
VAR109 <= 0;
VAR118 <= 0;
VAR101 <= 0;
VAR26 <= 0;
VAR90 <= 0;
VAR53 <= 0;
VAR134 <= 0;
VAR105 <= 0;
VAR4 <= 0;
VAR97 <= 0;
VAR69 <= 0;
VAR55 <= 0;
VAR67 <= 0;
VAR24 <= 0;
VAR73 <= 0;
VAR41 <= 0;
VAR150 <= 0;
VAR21 <= 0;
VAR54 <= 0;
VAR34 <= 0;
VAR151 <= 0;
VAR36 <= 0;
VAR114 <= 0;
VAR138 <= 0;
VAR19 <= 0;
VAR130 <= 0;
VAR86 <= 0;
VAR68 <= 0;
end
else
begin
VAR116 <= VAR45;
VAR109 <= VAR81;
VAR118 <= VAR95;
VAR101 <= VAR27;
VAR26 <= VAR5;
VAR90 <= VAR46;
VAR53 <= VAR93;
VAR134 <= VAR17;
VAR105 <= VAR161;
VAR4 <= VAR142;
VAR97 <= VAR148;
VAR69 <= VAR62;
VAR55 <= VAR164;
VAR67 <= VAR42;
VAR24 <= VAR96;
VAR73 <= VAR40;
VAR41 <= VAR132;
VAR150 <= VAR103;
VAR21 <= VAR32;
VAR54 <= VAR29;
VAR34 <= VAR66;
VAR151 <= VAR60;
VAR36 <= VAR14;
VAR114 <= VAR6;
VAR138 <= VAR131;
VAR19 <= VAR16;
VAR130 <= VAR108;
VAR86 <= VAR117;
VAR68 <= VAR25;
end
end
end
else
begin
always @
begin
VAR34 = VAR66;
end
always @
begin
VAR151 = VAR60;
end
end
endgenerate
always @
begin
if (VAR6)
begin
if (VAR65 != 2)
begin
VAR96 = VAR89 | VAR149;
end
else
begin
VAR96 = VAR89;
end
VAR40 = VAR139;
end
else
begin
VAR96 = VAR149;
VAR40 = VAR128;
end
end
always @ (posedge VAR9 or negedge VAR152)
begin
if (!VAR152)
begin
VAR78 <= 0;
end
else
begin
VAR78 <= VAR91 / VAR65;
end
end
always @ (posedge VAR9 or negedge VAR152)
begin
if (!VAR152)
begin
VAR15 <= 0;
VAR31 <= 0;
VAR23 <= 0;
end
else
begin
VAR15 <= VAR78 / 2;
VAR31 <= VAR78 - 2'd2;
VAR23 <= (VAR78 / 2) - 2'd2;
end
end
always @
begin
VAR143 = VAR1;
end
always @
begin
VAR83 = (|VAR46) | (|VAR93);
end
always @
begin
VAR137 = (|VAR17) | (|VAR161) | (|VAR142) | (|VAR148) | (|VAR62) | (|VAR164) | (|VAR42);
end
always @
begin
VAR155 = |VAR95;
end
always @
begin
VAR99 = VAR37;
VAR61 = VAR58;
end
always @
begin
VAR119 = VAR154;
VAR141 = VAR63;
VAR145 = VAR18;
VAR85 = VAR83;
VAR147 = VAR88;
VAR2 = VAR137;
VAR43 = VAR98;
VAR71 = VAR122;
VAR127 = VAR155;
VAR14 = VAR146;
VAR133 = VAR99;
VAR47 = VAR61;
end
always @ (posedge VAR9 or negedge VAR152)
begin
if (!VAR152)
begin
VAR111 <= 1'b0;
end
else
begin
if (VAR147 && VAR127)
begin
VAR111 <= 1'b1;
end
else if (VAR147 && !VAR127)
begin
VAR111 <= 1'b0;
end
end
end
always @ (posedge VAR9 or negedge VAR152)
begin
if (!VAR152)
begin
VAR102 <= 0;
end
else
begin
if (VAR147)
begin
if (VAR143 > 1'b1)
VAR102 <= VAR143 - 2'd2;
end
else
VAR102 <= 0;
end
else if (VAR102 != 0)
VAR102 <= VAR102 - 1'b1;
end
end
always @ (posedge VAR9 or negedge VAR152)
begin
if (!VAR152)
begin
VAR157 <= 0;
end
else
begin
if (VAR147)
begin
if (VAR143 == 0) begin
if (VAR119 > 1'b1)
VAR157 <= VAR119 - 2'd2;
end
else
VAR157 <= 0;
end
else if (VAR143 == 1'b1) begin
VAR157 <= VAR119 - 1'b1;
end
else begin
VAR157 <= VAR119;
end
end
else if (VAR102 == 0 && VAR157 != 0) VAR157 <= VAR157 - 1'b1;
end
end
always @
begin
VAR3 = VAR129 | VAR156;
end
always @
begin
if (VAR43)
VAR131 = 1'b0;
end
else if (VAR71)
VAR131 = ~VAR160;
else if (VAR153)
VAR131 = VAR140 & ~VAR160;
else
VAR131 = 1'b0;
end
always @
begin
if (VAR147)
begin
VAR27 = VAR133;
VAR5 = VAR47;
end
else if (VAR140 & ~VAR160)
begin
VAR27 = VAR39;
VAR5 = VAR84;
end
else
begin
VAR27 = 0;
VAR5 = 0;
end
end
always @ (posedge VAR9 or negedge VAR152)
begin
if (!VAR152)
begin
VAR51 <= 0;
end
else
begin
if (VAR147)
VAR51 <= VAR141;
end
end
always @
begin
VAR66 = VAR145;
if (VAR14 && VAR75 == VAR121)
begin
if (VAR78 [1]) begin
VAR66 [(VAR65 / 4) + 0 : 0 ] = 0;
VAR66 [(VAR65 / 4) + VAR33 + 0 : VAR33] = 0;
end
else if (VAR78 [2]) begin
VAR66 [(VAR65 / 4) + 1 : 0 ] = 0;
VAR66 [(VAR65 / 4) + VAR33 + 1 : VAR33] = 0;
end
end
else
begin
if (VAR78 [0]) begin
VAR66 [(VAR65 / 4) + 0 : 0 ] = 0;
VAR66 [(VAR65 / 4) + VAR33 + 0 : VAR33] = 0;
end
else if (VAR78 [1]) begin
VAR66 [(VAR65 / 4) + 1 : 0 ] = 0;
VAR66 [(VAR65 / 4) + VAR33 + 1 : VAR33] = 0;
end
else if (VAR78 [2]) begin
VAR66 [(VAR65 / 4) + 2 : 0 ] = 0;
VAR66 [(VAR65 / 4) + VAR33 + 2 : VAR33] = 0;
end
else if (VAR78 [3]) begin
VAR66 [(VAR65 / 4) + 3 : 0 ] = 0;
VAR66 [(VAR65 / 4) + VAR33 + 3 : VAR33] = 0;
end
end
end
always @ (posedge VAR9 or negedge VAR152)
begin
if (!VAR152)
begin
VAR158 <= 0;
end
else
begin
VAR158 <= VAR113 / (VAR65 / 2);
end
end
always @ (posedge VAR9 or negedge VAR152)
begin
if (!VAR152)
begin
VAR10 <= 1'b1;
end
else
begin
if (VAR75 == VAR121) VAR10 <= 1'b1;
end
else
begin
if (VAR158 <= 1) begin
if (VAR147 && (((VAR143 == 0 && VAR119 > 1) || VAR143 != 0) || VAR127) && (VAR50 && VAR78 > 2)) VAR10 <= 1'b0;
end
else if (!VAR111 && VAR102 == 0 && VAR157 == 0)
VAR10 <= 1'b1;
end
else if (VAR87 <= 1'b1)
VAR10 <= 1'b1;
end
else if (VAR158 == 2)
begin
if (VAR147)
VAR10 <= 1'b0;
end
else if (!VAR111 && VAR102 == 0 && VAR157 == 0 && ((VAR50 && VAR87 [0] == 1'b1) || (!VAR50 && VAR87 [0] == 1'b0)))
VAR10 <= 1'b1;
else if (VAR10 && VAR87 > 1'b1 && ((VAR50 && VAR87 [0] != 1'b1) || (!VAR50 && VAR87 [0] != 1'b0))) VAR10 <= 1'b0;
else if (VAR87 <= 1'b1)
VAR10 <= 1'b1;
end
else if (VAR158 == 4)
begin
if (VAR147)
VAR10 <= 1'b0;
end
else if (!VAR111 && VAR102 == 0 && VAR157 == 0 && ((VAR50 && VAR87 [1 : 0] == 2'b11) || (!VAR50 && VAR87 [1 : 0] == 2'b00)))
VAR10 <= 1'b1;
else if (VAR10 && VAR87 > 1'b1 && ((VAR50 && VAR87 [1 : 0] != 2'b11) || (!VAR50 && VAR87 [1 : 0] != 2'b00))) VAR10 <= 1'b0;
else if (VAR87 <= 1'b1)
VAR10 <= 1'b1;
end
end
end
end
always @
begin
if (VAR30 && (VAR75 == VAR35 || VAR75 == VAR120))
begin
VAR117 = VAR7;
end
else
begin
VAR117 = ~VAR74;
end
end
always @ (posedge VAR9 or negedge VAR152)
begin
if (!VAR152)
begin
VAR135 <= 1'b0;
VAR64 <= 1'b0;
end
else
begin
if (VAR75 == VAR35 || VAR75 == VAR120) begin
if (VAR158 <= 1) begin
if (VAR147 && VAR143 != 0)
begin
VAR135 <= 1'b0;
VAR64 <= 1'b0;
end
else if (VAR147 && !VAR127 && VAR143 == 0 && VAR119 == 1'b1 && (VAR50 && VAR78 > 2)) begin
VAR135 <= 1'b1;
if (!VAR135)
VAR64 <= 1'b1;
end
else
VAR64 <= 1'b0;
end
else if (!VAR111 && VAR102 == 0 && VAR157 == 0 && ((VAR50 && VAR87 > 1) || (!VAR50 && VAR87 > 0)))
begin
VAR135 <= 1'b1;
if (!VAR135)
VAR64 <= 1'b1;
end
else
VAR64 <= 1'b0;
end
else
begin
VAR135 <= 1'b0;
VAR64 <= 1'b0;
end
end
else if (VAR158 == 2)
begin
if (VAR147)
begin
VAR135 <= 1'b0;
VAR64 <= 1'b0;
end
else if (!VAR111 && VAR102 == 0 && VAR157 == 0 && ((VAR50 && VAR87 > 1) || (!VAR50 && VAR87 > 0)) && ((VAR50 && VAR87 [0] == 1'b1) || (!VAR50 && VAR87 [0] == 1'b0) || VAR135 == 1'b1))
begin
VAR135 <= 1'b1;
if (!VAR135)
VAR64 <= 1'b1;
end
else
VAR64 <= 1'b0;
end
else
begin
VAR135 <= 1'b0;
VAR64 <= 1'b0;
end
end
else if (VAR158 == 4)
begin
if (VAR147)
begin
VAR135 <= 1'b0;
VAR64 <= 1'b0;
end
else if (!VAR111 && VAR102 == 0 && VAR157 == 0 && ((VAR50 && VAR87 > 1) || (!VAR50 && VAR87 > 0)) && ((VAR50 && VAR87 [1 : 0] == 2'b11) || (!VAR50 && VAR87 [1 : 0] == 2'b00) || VAR135 == 1'b1))
begin
VAR135 <= 1'b1;
if (!VAR135)
VAR64 <= 1'b1;
end
else
VAR64 <= 1'b0;
end
else
begin
VAR135 <= 1'b0;
VAR64 <= 1'b0;
end
end
end
else
begin
VAR135 <= 1'b0;
end
end
end
always @ (posedge VAR9 or negedge VAR152)
begin
if (!VAR152)
begin
VAR56 <= 1'b0;
end
else
begin
VAR56 <= VAR64;
end
end
always @ (posedge VAR9 or negedge VAR152)
begin
if (!VAR152)
begin
VAR162 <= 0;
end
else
begin
if (VAR147)
VAR162 <= 1'b1;
end
else if (VAR162 != {VAR38{1'b1}})
VAR162 <= VAR162 + 1'b1;
end
end
always @ (posedge VAR9 or negedge VAR152)
begin
if (!VAR152)
begin
VAR115 <= 1'b0;
end
else
begin
if (VAR147) VAR115 <= 1'b0;
end
else if (VAR102 == 0 && VAR157 == 0 && VAR87 > 0 && ((|VAR6) == 1'b1 || VAR115 == 1'b1))
VAR115 <= 1'b1;
end
else
VAR115 <= 1'b0;
end
end
always @
begin
if (VAR65 == 2)
end
VAR48 = VAR147 | VAR85 | VAR2; else
VAR48 = VAR147 | VAR2; end
generate
begin
if (VAR22 == "VAR163")
begin
always @
begin
VAR6 = 0;
if (VAR52 && (VAR75 == VAR35 || VAR75 == VAR120))
begin
if (VAR48)
begin
VAR6 [VAR44] = 0;
end
else
begin
VAR6 [VAR44] = (VAR50) ? VAR56 : VAR64;
end
end
else
begin
VAR6 [VAR44] = 0;
end
end
end
end
endgenerate
always @ (*)
begin
if (VAR52 && (VAR75 == VAR35 || VAR75 == VAR120))
begin
VAR25 = VAR162;
end
else
begin
VAR25 = {VAR38{VAR159}};
end
end
endmodule | gpl-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/lsbuf/sky130_fd_sc_lp__lsbuf_lp.v | 2,226 | module MODULE2 (
VAR4 ,
VAR3 ,
VAR9,
VAR10 ,
VAR2 ,
VAR7,
VAR5 ,
VAR1
);
output VAR4 ;
input VAR3 ;
input VAR9;
input VAR10 ;
input VAR2 ;
input VAR7;
input VAR5 ;
input VAR1 ;
VAR8 VAR6 (
.VAR4(VAR4),
.VAR3(VAR3),
.VAR9(VAR9),
.VAR10(VAR10),
.VAR2(VAR2),
.VAR7(VAR7),
.VAR5(VAR5),
.VAR1(VAR1)
);
endmodule
module MODULE2 (
VAR4,
VAR3
);
output VAR4;
input VAR3;
supply1 VAR9;
supply1 VAR10 ;
supply0 VAR2 ;
supply1 VAR7;
supply1 VAR5 ;
supply0 VAR1 ;
VAR8 VAR6 (
.VAR4(VAR4),
.VAR3(VAR3)
);
endmodule | apache-2.0 |
SymbiFlow/prjxray | experiments/example/design.v | 2,068 | module MODULE1(input clk, din, VAR34, output dout);
reg [41:0] VAR2;
wire [78:0] VAR1;
reg [41:0] VAR4;
reg [78:0] VAR11;
always @(posedge clk) begin
if (VAR34) begin
VAR2 <= VAR4;
VAR11 <= VAR1;
end else begin
VAR4 <= {VAR4, din};
VAR11 <= {VAR11, VAR4[41]};
end
end
assign dout = VAR11[78];
MODULE2 MODULE2 (
.clk(clk),
.VAR2(VAR2),
.VAR1(VAR1)
);
endmodule
module MODULE2(input clk, input [41:0] VAR2, output [78:0] VAR1);
VAR22 VAR22 (
.clk(clk),
.VAR5(VAR2[0]),
.VAR7(VAR1[0]),
.VAR33(VAR1[1]),
.VAR32(VAR2[1]),
.VAR6(VAR1[33:2]),
.VAR35(VAR1[66:34]),
.VAR16(VAR1[70:67]),
.VAR28(VAR2[33:2])
);
MODULE3 MODULE3 (
.din(VAR2[41:34]),
.dout(VAR1[78:71])
);
endmodule
module MODULE3(input [7:0] din, output [7:0] dout);
localparam integer VAR3 = 250;
function [31:0] VAR13(input [31:0] VAR15);
begin
VAR13 = VAR15;
VAR13 = VAR13 ^ (VAR13 << 13);
VAR13 = VAR13 ^ (VAR13 >> 17);
VAR13 = VAR13 ^ (VAR13 << 5);
end
endfunction
function [63:0] VAR29(input [7:0] VAR21, VAR23);
begin
VAR29[63:32] = VAR13(VAR13(VAR13(VAR13({VAR21, VAR23} ^ VAR12))));
VAR29[31: 0] = VAR13(VAR13(VAR13(VAR13({VAR23, VAR21} ^ VAR12))));
end
endfunction
wire [(VAR3+1)*8-1:0] VAR19;
assign VAR19[7:0] = din;
assign dout = VAR19[(VAR3+1)*8-1:VAR3*8];
genvar VAR17, VAR26;
generate
for (VAR17 = 0; VAR17 < VAR3; VAR17 = VAR17+1) begin:VAR25
for (VAR26 = 0; VAR26 < 8; VAR26 = VAR26+1) begin:VAR20
localparam integer VAR27 = VAR13(VAR13(VAR13(VAR13((VAR17 << 20) ^ (VAR26 << 10) ^ VAR12)))) & 255;
VAR36 #(
.VAR18(VAR29(VAR17, VAR26))
) lut (
.VAR10(VAR19[8*VAR17+(VAR27+0)%8]),
.VAR30(VAR19[8*VAR17+(VAR27+1)%8]),
.VAR24(VAR19[8*VAR17+(VAR27+2)%8]),
.VAR9(VAR19[8*VAR17+(VAR27+3)%8]),
.VAR31(VAR19[8*VAR17+(VAR27+4)%8]),
.VAR14(VAR19[8*VAR17+(VAR27+5)%8]),
.VAR8(VAR19[8*VAR17+8+VAR26])
);
end
end
endgenerate
endmodule | isc |
alexforencich/xfcp | example/S10MX_DK/fpga/rtl/fpga.v | 11,166 | module MODULE1 (
input wire VAR210,
input wire VAR189,
output wire [3:0] VAR98,
output wire [3:0] VAR67,
input wire [3:0] VAR99,
input wire VAR217,
output wire VAR16,
output wire VAR40,
input wire VAR148,
output wire VAR86,
input wire VAR197,
output wire [3:0] VAR108,
input wire [3:0] VAR45,
input wire VAR43,
output wire VAR13,
output wire VAR5,
input wire VAR168,
output wire VAR127,
input wire VAR172
);
wire VAR42;
VAR152 VAR182 (
.VAR42 (VAR42)
);
wire VAR203;
wire VAR110;
wire VAR35;
VAR1 VAR142 (
.rst(~VAR189 || VAR42),
.VAR41(VAR210),
.VAR136(VAR35),
.VAR205(VAR203)
);
VAR181 #(
.VAR150(4)
)
VAR97 (
.clk(VAR203),
.rst(~VAR35),
.out(VAR110)
);
assign VAR16 = 1'b0;
assign VAR40 = 1'b1;
assign VAR86 = 1'b0;
wire VAR56;
wire VAR140;
wire [63:0] VAR159;
wire [7:0] VAR85;
wire VAR96;
wire VAR138;
wire [63:0] VAR130;
wire [7:0] VAR218;
wire VAR195;
wire VAR187;
wire [63:0] VAR200;
wire [7:0] VAR206;
wire VAR64;
wire VAR75;
wire [63:0] VAR177;
wire [7:0] VAR116;
wire VAR77;
wire VAR14;
wire [63:0] VAR115;
wire [7:0] VAR185;
wire VAR196;
wire VAR209;
wire [63:0] VAR157;
wire [7:0] VAR102;
wire VAR162;
wire VAR54;
wire [63:0] VAR60;
wire [7:0] VAR125;
wire VAR103;
wire VAR87;
wire [63:0] VAR8;
wire [7:0] VAR51;
assign VAR13 = 1'b0;
assign VAR5 = 1'b1;
assign VAR127 = 1'b0;
wire VAR147;
wire VAR149;
wire [63:0] VAR7;
wire [7:0] VAR95;
wire VAR104;
wire VAR44;
wire [63:0] VAR66;
wire [7:0] VAR190;
wire VAR137;
wire VAR63;
wire [63:0] VAR90;
wire [7:0] VAR173;
wire VAR134;
wire VAR50;
wire [63:0] VAR93;
wire [7:0] VAR10;
wire VAR59;
wire VAR113;
wire [63:0] VAR122;
wire [7:0] VAR24;
wire VAR81;
wire VAR94;
wire [63:0] VAR118;
wire [7:0] VAR12;
wire VAR29;
wire VAR101;
wire [63:0] VAR194;
wire [7:0] VAR141;
wire VAR37;
wire VAR17;
wire [63:0] VAR151;
wire [7:0] VAR204;
assign VAR82 = VAR56;
assign VAR186 = VAR140;
wire VAR57;
wire VAR68;
wire VAR145;
wire VAR146;
wire VAR15;
wire VAR18;
wire VAR198;
wire VAR193;
VAR105 VAR160 (
.VAR156(VAR203),
.VAR219(VAR110),
.VAR19(VAR217),
.VAR91(VAR67),
.VAR212(VAR99),
.VAR164(VAR56),
.VAR55(VAR140),
.VAR100(VAR159),
.VAR62(VAR85),
.VAR165(VAR96),
.VAR213(VAR138),
.VAR174(VAR130),
.VAR139(VAR218),
.VAR46(VAR57),
.VAR123(),
.VAR92(VAR195),
.VAR153(VAR187),
.VAR109(VAR200),
.VAR117(VAR206),
.VAR202(VAR64),
.VAR214(VAR75),
.VAR78(VAR177),
.VAR71(VAR116),
.VAR38(VAR68),
.VAR191(),
.VAR30(VAR77),
.VAR53(VAR14),
.VAR166(VAR115),
.VAR69(VAR185),
.VAR23(VAR196),
.VAR26(VAR209),
.VAR33(VAR157),
.VAR143(VAR102),
.VAR111(VAR145),
.VAR107(),
.VAR121(VAR162),
.VAR28(VAR54),
.VAR124(VAR60),
.VAR208(VAR125),
.VAR73(VAR103),
.VAR199(VAR87),
.VAR2(VAR8),
.VAR27(VAR51),
.VAR129(VAR146),
.VAR170()
);
VAR105 VAR211 (
.VAR156(VAR203),
.VAR219(VAR110),
.VAR19(VAR43),
.VAR91(VAR108),
.VAR212(VAR45),
.VAR164(VAR147),
.VAR55(VAR149),
.VAR100(VAR7),
.VAR62(VAR95),
.VAR165(VAR104),
.VAR213(VAR44),
.VAR174(VAR66),
.VAR139(VAR190),
.VAR46(VAR15),
.VAR123(),
.VAR92(VAR137),
.VAR153(VAR63),
.VAR109(VAR90),
.VAR117(VAR173),
.VAR202(VAR134),
.VAR214(VAR50),
.VAR78(VAR93),
.VAR71(VAR10),
.VAR38(VAR18),
.VAR191(),
.VAR30(VAR59),
.VAR53(VAR113),
.VAR166(VAR122),
.VAR69(VAR24),
.VAR23(VAR81),
.VAR26(VAR94),
.VAR33(VAR118),
.VAR143(VAR12),
.VAR111(VAR198),
.VAR107(),
.VAR121(VAR29),
.VAR28(VAR101),
.VAR124(VAR194),
.VAR208(VAR141),
.VAR73(VAR37),
.VAR199(VAR17),
.VAR2(VAR151),
.VAR27(VAR204),
.VAR129(VAR193),
.VAR170()
);
VAR21
VAR135 (
.clk(VAR203),
.rst(VAR110),
.VAR98(VAR98),
.VAR126(VAR56),
.VAR9(VAR140),
.VAR192(VAR159),
.VAR112(VAR85),
.VAR131(VAR96),
.VAR32(VAR138),
.VAR88(VAR130),
.VAR65(VAR218),
.VAR36(VAR195),
.VAR207(VAR187),
.VAR79(VAR200),
.VAR178(VAR206),
.VAR34(VAR64),
.VAR11(VAR75),
.VAR188(VAR177),
.VAR133(VAR116),
.VAR70(VAR77),
.VAR201(VAR14),
.VAR4(VAR115),
.VAR61(VAR185),
.VAR74(VAR196),
.VAR31(VAR209),
.VAR221(VAR157),
.VAR80(VAR102),
.VAR83(VAR162),
.VAR84(VAR54),
.VAR154(VAR60),
.VAR175(VAR125),
.VAR216(VAR103),
.VAR155(VAR87),
.VAR184(VAR8),
.VAR3(VAR51),
.VAR106(VAR147),
.VAR39(VAR149),
.VAR180(VAR7),
.VAR167(VAR95),
.VAR132(VAR104),
.VAR120(VAR44),
.VAR144(VAR66),
.VAR171(VAR190),
.VAR220(VAR137),
.VAR169(VAR63),
.VAR48(VAR90),
.VAR20(VAR173),
.VAR161(VAR134),
.VAR128(VAR50),
.VAR119(VAR93),
.VAR6(VAR10),
.VAR72(VAR59),
.VAR58(VAR113),
.VAR114(VAR122),
.VAR179(VAR24),
.VAR49(VAR81),
.VAR22(VAR94),
.VAR25(VAR118),
.VAR76(VAR12),
.VAR52(VAR29),
.VAR176(VAR101),
.VAR158(VAR194),
.VAR89(VAR141),
.VAR183(VAR37),
.VAR215(VAR17),
.VAR163(VAR151),
.VAR47(VAR204)
);
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/clkdlyinv5sd1/sky130_fd_sc_hs__clkdlyinv5sd1.pp.symbol.v | 1,324 | module MODULE1 (
input VAR4 ,
output VAR1 ,
input VAR2,
input VAR3
);
endmodule | apache-2.0 |
anderson1008/NOCulator | hring/hw/buffered/src/c_and_nto1.v | 2,269 | module MODULE1
(VAR1, VAR3);
parameter VAR9 = 2;
parameter VAR8 = 1;
input [0:VAR8*VAR9-1] VAR1;
output [0:VAR8-1] VAR3;
wire [0:VAR8-1] VAR3;
generate
genvar VAR4;
for(VAR4 = 0; VAR4 < VAR8; VAR4 = VAR4 + 1)
begin:VAR5
wire [0:VAR9-1] VAR6;
genvar VAR2;
for(VAR2 = 0; VAR2 < VAR9; VAR2 = VAR2 + 1)
begin:VAR7
assign VAR6[VAR2] = VAR1[VAR2*VAR8+VAR4];
end
assign VAR3[VAR4] = &VAR6;
end
endgenerate
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/a211o/sky130_fd_sc_hs__a211o_1.v | 2,221 | module MODULE2 (
VAR9 ,
VAR1 ,
VAR3 ,
VAR4 ,
VAR7 ,
VAR2,
VAR5
);
output VAR9 ;
input VAR1 ;
input VAR3 ;
input VAR4 ;
input VAR7 ;
input VAR2;
input VAR5;
VAR6 VAR8 (
.VAR9(VAR9),
.VAR1(VAR1),
.VAR3(VAR3),
.VAR4(VAR4),
.VAR7(VAR7),
.VAR2(VAR2),
.VAR5(VAR5)
);
endmodule
module MODULE2 (
VAR9 ,
VAR1,
VAR3,
VAR4,
VAR7
);
output VAR9 ;
input VAR1;
input VAR3;
input VAR4;
input VAR7;
supply1 VAR2;
supply0 VAR5;
VAR6 VAR8 (
.VAR9(VAR9),
.VAR1(VAR1),
.VAR3(VAR3),
.VAR4(VAR4),
.VAR7(VAR7)
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/dlrtp/sky130_fd_sc_hdll__dlrtp.behavioral.pp.v | 2,352 | module MODULE1 (
VAR14 ,
VAR11,
VAR3 ,
VAR19 ,
VAR12 ,
VAR13 ,
VAR9 ,
VAR17
);
output VAR14 ;
input VAR11;
input VAR3 ;
input VAR19 ;
input VAR12 ;
input VAR13 ;
input VAR9 ;
input VAR17 ;
wire VAR5 ;
reg VAR20 ;
wire VAR15 ;
wire VAR21 ;
wire VAR2 ;
wire VAR16;
wire VAR22 ;
wire VAR6 ;
wire VAR1 ;
wire VAR10 ;
not VAR8 (VAR5 , VAR16 );
VAR4 VAR18 (VAR22 , VAR15, VAR21, VAR5, VAR20, VAR12, VAR13);
assign VAR6 = ( VAR12 === 1'b1 );
assign VAR1 = ( VAR6 && ( VAR16 === 1'b1 ) );
assign VAR10 = ( VAR6 && ( VAR11 === 1'b1 ) );
buf VAR7 (VAR14 , VAR22 );
endmodule | apache-2.0 |
lsnow/mips32 | ID_stage.v | 2,944 | module MODULE1(
clk, rst, VAR21, VAR25, VAR24, VAR3,
VAR10, VAR5, VAR28, VAR1,
VAR27, VAR2, VAR17, VAR19,
VAR4, VAR12, VAR16, VAR11,
VAR8, VAR14, VAR9,
VAR18, VAR22, VAR26, VAR15, VAR13, VAR20,
VAR7, VAR23, VAR6);
input clk;
input rst;
input VAR21;
input VAR25;
input VAR24;
input [4:0] VAR3;
input [31:0] VAR10, VAR5, VAR28;
input [20:0] VAR1;
input VAR27;
input VAR2, VAR17;
input [31:0] VAR19;
input [8:0] VAR4;
input [5:0] VAR12;
input VAR16, VAR11;
output reg [31:0] VAR8, VAR14, VAR9;
output reg [20:0] VAR18;
output reg VAR22;
output reg VAR26, VAR15;
output reg [31:0] VAR13;
output reg [8:0] VAR20;
output reg [5:0] VAR7;
output reg VAR23, VAR6;
always @(posedge clk) begin
VAR8 <= rst ? 32'b0 : (VAR24 ? VAR8 : VAR10);
VAR14 <= rst ? 32'b0 : (VAR24 ? VAR14 : VAR5);
VAR9 <= rst ? 32'b0 : (VAR24 ? VAR9 : VAR28);
VAR18 <= rst ? 21'b0 : (VAR24 ? VAR18 : ((VAR21 | VAR25) ? 21'b0 : VAR1));
VAR22 <= rst ? 0 : (VAR24 ? VAR22 : VAR27);
VAR26 <= rst ? 0 : (VAR24 ? VAR26 : ((VAR21 | VAR25) ? 0 : VAR2));
VAR15 <= rst ? 0 : (VAR24 ? VAR15: ((VAR21 | VAR25) ? 0 : VAR17));
VAR13 <= rst ? 0 : (VAR24 ? VAR13 : ((VAR21 | VAR25) ? 0 : VAR19));
VAR20 <= rst ? 9'b0 : (VAR24 ? VAR20 : VAR4);
VAR7 <= rst ? 6'b0 : (VAR24 ? VAR7: VAR12);
VAR6 <= rst ? 0 : (VAR24 ? VAR6: ((VAR21 | VAR25) ? 0 : VAR11));
VAR23 <= rst ? 0 : (VAR24 ? VAR23: VAR16);
end
endmodule | gpl-2.0 |
Microsoft/Sora | FPGA/SISO/rtl/pcie_userapp_wrapper/Sora_Fast_Radio_Link/RCB_FRL_RX.v | 13,846 | module MODULE4(VAR32, VAR41, VAR17, VAR12, VAR4, VAR27, VAR57, VAR42, VAR45);
input VAR32, VAR41;
input [31:0] VAR17;
output [31:0] VAR12;
output VAR42;
output VAR45;
input VAR4, VAR27, VAR57;
wire [31:0] VAR17;
wire [7:0] VAR20;
wire [7:0] VAR24;
wire [7:0] VAR30;
wire [7:0] VAR5;
MODULE1 MODULE6 (
.VAR32(VAR32), .VAR41(VAR41), .VAR17(VAR17[7:0]), .VAR4(VAR4), .VAR1(VAR1),
.VAR20(VAR20[7:0]));
MODULE1 MODULE4 (
.VAR32(VAR32), .VAR41(VAR41), .VAR17(VAR17[15:8]), .VAR4(VAR4), .VAR1(VAR39),
.VAR20(VAR24[7:0]));
MODULE1 MODULE7 (
.VAR32(VAR32), .VAR41(VAR41), .VAR17(VAR17[23:16]), .VAR4(VAR4), .VAR1(VAR53),
.VAR20(VAR30[7:0]));
MODULE1 MODULE1 (
.VAR32(VAR32), .VAR41(VAR41), .VAR17(VAR17[31:24]), .VAR4(VAR4), .VAR1(VAR9),
.VAR20(VAR5[7:0]));
assign VAR45 = VAR1 & VAR39 & VAR53 & VAR9;
wire [31:0] VAR12;
wire VAR22, VAR51, VAR62, VAR49;
MODULE3 VAR6(
.VAR42(VAR22), .VAR47(), .VAR28(VAR12 [7:0]), .VAR21(), .VAR26(),
.VAR46(VAR20[7:0]), .VAR27(VAR27), .VAR57(VAR57), .VAR23(VAR41), .VAR3(VAR1), .VAR4(VAR4));
MODULE3 VAR14(
.VAR42(VAR51), .VAR47(), .VAR28(VAR12 [15:8]), .VAR21(), .VAR26(),
.VAR46(VAR24[7:0]), .VAR27(VAR27), .VAR57(VAR57), .VAR23(VAR41), .VAR3(VAR39), .VAR4(VAR4));
MODULE3 VAR55(
.VAR42(VAR62), .VAR47(), .VAR28(VAR12 [23:16]), .VAR21(), .VAR26(),
.VAR46(VAR30[7:0]), .VAR27(VAR27), .VAR57(VAR57), .VAR23(VAR41), .VAR3(VAR53), .VAR4(VAR4));
MODULE3 VAR60(
.VAR42(VAR49), .VAR47(), .VAR28(VAR12 [31:24]), .VAR21(), .VAR26(),
.VAR46(VAR5[7:0]), .VAR27(VAR27), .VAR57(VAR57), .VAR23(VAR41), .VAR3(VAR9), .VAR4(VAR4));
wire VAR42;
assign VAR42 = VAR22 | VAR51 | VAR62 | VAR49;
endmodule
module MODULE1 (VAR32, VAR41, VAR17, VAR4, VAR1, VAR20);
input VAR32, VAR41, VAR4;
input [7:0] VAR17;
output VAR1;
output [7:0] VAR20;
reg [15:0] VAR29;
wire [7:0] VAR44, VAR11;
assign VAR44 = VAR17;
MODULE2 VAR7
(
.VAR59(VAR44),
.clk(VAR41),
.enable(~VAR4),
.VAR8(VAR20),
.VAR38(VAR1)
);
endmodule
module MODULE3 (VAR42, VAR47, VAR28, VAR21, VAR26, VAR46, VAR27, VAR57, VAR23, VAR3, VAR4);
output VAR42, VAR47, VAR21, VAR26;
output [7:0] VAR28;
input [7:0] VAR46;
input VAR27, VAR57, VAR23, VAR3, VAR4;
wire [7:0] VAR43;
VAR48 VAR37 (
.VAR42(VAR42), .VAR47(VAR47), .VAR28({VAR43, VAR28[7:0]}), .VAR2(), .VAR21(VAR21), .VAR26(VAR26), .VAR63(), .VAR61(), .VAR31(), .VAR19(), .VAR46({8'h0,VAR46[7:0]}), .VAR58(), .VAR27(VAR27), .VAR57(VAR57), .VAR4(VAR4), .VAR23(VAR23), .VAR3(VAR3) );
endmodule
module MODULE2
(
VAR59,
clk,
enable,
VAR8,
VAR38
);
input clk;
input enable; input [7:0] VAR59;
output VAR38;
output [7:0] VAR8;
reg [7:0] VAR50; reg [7:0] VAR52; reg [7:0] VAR36; reg [2:0] VAR33; reg VAR25; reg [7:0] VAR34; reg [2:0] VAR15;
reg [7:0] VAR18; reg VAR38;
reg [7:0] VAR40;
reg [7:0] VAR8;
always @(negedge clk) begin
if (!enable)begin
VAR18 <= 8'h00; end
else
begin
case(VAR33) 3'h0 : VAR18 <= VAR50;
3'h1 : VAR18 <= ({VAR50[6:0],VAR59[7]});
3'h2 : VAR18 <= ({VAR50[5:0],VAR59[7:6]});
3'h3 : VAR18 <= ({VAR50[4:0],VAR59[7:5]});
3'h4 : VAR18 <= ({VAR50[3:0],VAR59[7:4]});
3'h5 : VAR18 <= ({VAR50[2:0],VAR59[7:3]});
3'h6 : VAR18 <= ({VAR50[1:0],VAR59[7:2]});
3'h7 : VAR18 <= ({VAR50[0],VAR59[7:1]});
default : VAR18 <= VAR50;
endcase
end
end
always@(negedge clk) begin
if(!enable || !VAR25) begin
VAR34 <= 0; VAR15 <= 0;
end
if(VAR25) begin
VAR34 <= VAR34 + 1; VAR15 <= VAR15+1;
end
end
always @(negedge clk) begin
if(!enable)
begin
VAR50 <= 8'h00; VAR52 <= 8'h00;
VAR36 <= 8'h00;
end
else
begin
VAR50 <= VAR59; VAR52 <= VAR50; VAR36 <= VAR52;
end
end
always @(negedge clk) begin
if(!enable) begin
VAR25 <= 0;
VAR33 <= 0;
VAR8 <= 8'h00; VAR38 <= 0;
VAR40 <= 0;
end
else begin if(!VAR25) begin
if(VAR36 === 8'hf5 & VAR52 === 8'h08) begin
VAR25 <= 1;
VAR33 <= 3'h0;
end
else if({VAR36[6:0],VAR52[7]} === 8'hf5 & {VAR52[6:0],VAR50[7]} === 8'h08 )
begin
VAR25 <= 1;
VAR33 <= 3'h1;
end
else if({VAR36[5:0],VAR52[7:6]} === 8'hf5 & {VAR52[5:0],VAR50[7:6]} === 8'h08)
begin
VAR25 <= 1;
VAR33 <= 3'h2;
end
else if({VAR36[4:0],VAR52[7:5]} === 8'hf5 & {VAR52[4:0],VAR50[7:5]} === 8'h08)
begin
VAR25 <= 1;
VAR33 <= 3'h3;
end
else if({VAR36[3:0],VAR52[7:4]} === 8'hf5 & {VAR52[3:0],VAR50[7:4]} === 8'h08)
begin
VAR25 <= 1;
VAR33 <= 3'h4;
end
else if({VAR36[2:0],VAR52[7:3]} === 8'hf5 & {VAR52[2:0],VAR50[7:3]} === 8'h08)
begin
VAR25 <= 1;
VAR33 <= 3'h5;
end
else if({VAR36[1:0],VAR52[7:2]} === 8'hf5 & {VAR52[1:0],VAR50[7:2]} === 8'h08)
begin
VAR25 <= 1;
VAR33 <= 3'h6;
end
else if({VAR36[0],VAR52[7:1]} === 8'hf5 & {VAR52[0],VAR50[7:1]} === 8'h08) begin
VAR25 <= 1;
VAR33 <= 3'h7;
end
end
else if (VAR25)
begin
if(VAR34 < 8) begin
VAR38 <= 1;
VAR8 <= VAR18;
end
else
begin
VAR38 <= 0;
VAR25 <= 0;
VAR33 <= 0;
VAR40 <= 0;
end
end
end end
endmodule | bsd-2-clause |
olajep/oh | src/adi/hdl/library/xilinx/common/ad_mmcm_drp.v | 8,050 | module MODULE1 #(
parameter VAR106 = 0,
parameter VAR41 = 1.667,
parameter VAR52 = 1.667,
parameter VAR48 = 6,
parameter VAR12 = 12.000,
parameter VAR93 = 2.000,
parameter VAR78 = 0.000,
parameter VAR82 = 6,
parameter VAR30 = 0.000,
parameter VAR69 = 2.000,
parameter VAR49 = 0.000) (
input clk,
input VAR28,
input VAR63,
input VAR37,
output VAR70,
output VAR1,
output VAR47,
input VAR4,
input VAR77,
input VAR44,
input VAR8,
input [11:0] VAR94,
input [15:0] VAR16,
output reg [15:0] VAR2,
output reg VAR45,
output reg VAR17);
localparam VAR72 = 0;
localparam VAR91 = 2;
reg VAR76 = 'd0;
wire VAR20;
wire VAR15;
wire VAR55;
wire VAR21;
wire VAR89;
wire VAR97;
wire [15:0] VAR74;
wire VAR26;
always @(posedge VAR4) begin
if (VAR77 == 1'b0) begin
VAR2 <= 'd0;
VAR45 <= 'd0;
VAR76 <= 1'd0;
VAR17 <= 1'd0;
end else begin
VAR2 <= VAR74;
VAR45 <= VAR26;
VAR76 <= VAR97;
VAR17 <= VAR76;
end
end
generate
if (VAR106 == VAR72) begin
VAR25 #(
.VAR51 ("VAR103"),
.VAR35 ("VAR64"),
.VAR31 ("VAR54"),
.VAR23 ("VAR64"),
.VAR108 (VAR48),
.VAR65 (VAR12),
.VAR62 (0.000),
.VAR71 ("VAR64"),
.VAR57 (VAR93),
.VAR80 (VAR78),
.VAR99 (0.500),
.VAR24 ("VAR64"),
.VAR96 (VAR82),
.VAR92 (VAR30),
.VAR18 (0.500),
.VAR7 ("VAR64"),
.VAR42 (VAR69),
.VAR107 (VAR49),
.VAR86 (0.500),
.VAR43 ("VAR64"),
.VAR88 (VAR41),
.VAR27 (VAR52),
.VAR100 (0.010))
VAR60 (
.VAR56 (clk),
.VAR61 (VAR20),
.VAR53 (VAR15),
.VAR81 (VAR55),
.VAR59 (VAR21),
.VAR102 (VAR89),
.VAR9 (VAR97),
.VAR46 (VAR4),
.VAR104 (VAR44),
.VAR87 (VAR94[6:0]),
.VAR109 (VAR8),
.VAR13 (VAR16),
.VAR84 (VAR74),
.VAR38 (VAR26),
.VAR6 (),
.VAR110 (),
.VAR95 (),
.VAR68 (),
.VAR40 (),
.VAR90 (),
.VAR10 (),
.VAR34 (),
.VAR22 (),
.VAR19 (VAR28),
.VAR36 (VAR63),
.VAR5 (1'b0),
.VAR39 (1'b0),
.VAR3 (1'b0),
.VAR32 (),
.VAR73 (),
.VAR33 (),
.VAR67 (1'b0),
.VAR79 (VAR37));
VAR98 VAR58 (.VAR66 (VAR15), .VAR105 (VAR20));
VAR98 VAR50 (.VAR66 (VAR55), .VAR105 (VAR70));
VAR98 VAR75 (.VAR66 (VAR21), .VAR105 (VAR1));
VAR98 VAR83 (.VAR66 (VAR89), .VAR105 (VAR47));
end else if (VAR106 == VAR91) begin
VAR29 #(
.VAR51 ("VAR103"),
.VAR35 ("VAR64"),
.VAR31 ("VAR14"),
.VAR23 ("VAR64"),
.VAR108 (VAR48),
.VAR65 (VAR12),
.VAR62 (0.000),
.VAR71 ("VAR64"),
.VAR57 (VAR93),
.VAR80 (VAR78),
.VAR99 (0.500),
.VAR24 ("VAR64"),
.VAR96 (VAR82),
.VAR92 (VAR30),
.VAR18 (0.500),
.VAR7 ("VAR64"),
.VAR42 (VAR69),
.VAR107 (VAR49),
.VAR86 (0.500),
.VAR43 ("VAR64"),
.VAR88 (VAR41),
.VAR27 (VAR52),
.VAR100 (0.010))
VAR101 (
.VAR56 (clk),
.VAR61 (VAR20),
.VAR53 (VAR15),
.VAR81 (VAR55),
.VAR59 (VAR21),
.VAR102 (VAR89),
.VAR9 (VAR97),
.VAR46 (VAR4),
.VAR104 (VAR44),
.VAR87 (VAR94[6:0]),
.VAR109 (VAR8),
.VAR13 (VAR16),
.VAR84 (VAR74),
.VAR38 (VAR26),
.VAR6 (),
.VAR110 (),
.VAR95 (),
.VAR68 (),
.VAR40 (),
.VAR90 (),
.VAR10 (),
.VAR34 (),
.VAR22 (),
.VAR19 (VAR28),
.VAR36 (VAR63),
.VAR5 (1'b0),
.VAR39 (1'b0),
.VAR3 (1'b0),
.VAR32 (),
.VAR73 (),
.VAR33 (),
.VAR67 (1'b0),
.VAR11 (1'b0),
.VAR85 (),
.VAR79 (VAR37));
VAR98 VAR58 (.VAR66 (VAR15), .VAR105 (VAR20));
VAR98 VAR50 (.VAR66 (VAR55), .VAR105 (VAR70));
VAR98 VAR75 (.VAR66 (VAR21), .VAR105 (VAR1));
VAR98 VAR83 (.VAR66 (VAR89), .VAR105 (VAR47));
end
endgenerate
endmodule | mit |
trivoldus28/pulsarch-verilog | design/sys/iop/sparc/tlu/rtl/tlu_hyperv.v | 108,432 | module MODULE1 (
VAR298, VAR181, VAR237, VAR456,
VAR131, VAR326, VAR403,
VAR339, VAR42, VAR60, VAR356, VAR381,
VAR3, VAR262, VAR321, VAR169,
VAR412, VAR210, VAR24, VAR345,
VAR55, VAR354, VAR409,
VAR65, VAR461, VAR12, VAR239,
VAR282, VAR102, VAR318, VAR391,
VAR430, VAR419, VAR400, VAR233, VAR133,
VAR79, VAR269, VAR226, VAR464,
VAR220, VAR261, VAR112, VAR363,
VAR29, VAR416, VAR167, VAR76,
VAR77, VAR88, VAR195, VAR35,
VAR413, VAR47, VAR285, VAR243,
VAR230, VAR465, VAR291, VAR170,
VAR333, VAR447, VAR394, VAR73, VAR14, VAR292, VAR340,
VAR122, VAR143, VAR224, VAR145, VAR454,
VAR163, VAR185, VAR162);
output VAR298;
output VAR181;
output [1:0] VAR461;
output VAR65;
output [VAR155-1:0] VAR42; output [VAR155-1:0] VAR60; output [VAR155-1:0] VAR356; output [VAR155-1:0] VAR381;
output [1:0] VAR237;
output [1:0] VAR456;
output [1:0] VAR131;
output [1:0] VAR326;
output [4:0] VAR409;
output [VAR216-1:0] VAR403;
output VAR339;
output [VAR216-1:0] VAR262;
output [VAR216-1:0] VAR169;
output [VAR216-1:0] VAR412;
output VAR354;
output VAR233;
output [VAR216-1:0] VAR79;
output [VAR216-1:0] VAR269;
output [VAR216-1:0] VAR226;
output [VAR216-1:0] VAR464;
output VAR345, VAR24;
output [VAR398-1:0] VAR210;
output [VAR398-1:0] VAR55;
output VAR3;
output VAR321;
output [VAR216-1:0] VAR12;
output [VAR216-1:0] VAR239;
output [VAR216-1:0] VAR282;
output VAR400;
output [VAR238-1:0] VAR419;
output VAR102;
output VAR391;
output VAR430;
output VAR340;
output VAR133;
input [1:0] VAR220;
input VAR416;
input [VAR216-1:0] VAR447;
input [VAR425-1:0] VAR261;
input [VAR438-1:0] VAR112;
input [VAR155-1:0] VAR195;
input VAR167, VAR76;
input VAR77, VAR88;
input [VAR216-1:0] VAR29;
input VAR47;
input VAR35;
input [VAR216-1:0] VAR363;
input [VAR216-1:0] VAR413;
input [VAR216-1:0] VAR285;
input [VAR216-1:0] VAR243;
input [1:0] VAR394;
input VAR465; input VAR291; input VAR170; input VAR73; input VAR14; input VAR333; input VAR122; input VAR292; input [VAR351-1:0] VAR230;
input [VAR56-1:0] VAR143;
input [VAR238-1:0] VAR318;
input VAR145 ; input VAR224 ; input VAR454 ; input VAR162;
input VAR163, VAR185;
wire [1:0] VAR138, VAR148, VAR387;
wire [VAR216-1:0] VAR395;
wire [VAR216-1:0] VAR179;
wire [VAR216-1:0] VAR299;
wire [VAR216-1:0] VAR270;
wire VAR154; wire VAR368; wire VAR196, VAR172;
wire VAR256, VAR266;
wire [VAR155-1:0] VAR242, VAR49, VAR263, VAR199;
wire [VAR155-1:0] VAR84, VAR178;
wire [VAR155-1:0] VAR61, VAR392;
wire [VAR155-1:0] VAR338, VAR273;
wire [VAR155-1:0] VAR374, VAR440;
wire [VAR155-1:0] VAR349, VAR420;
wire [VAR155-1:0] VAR468, VAR92;
wire [VAR155-1:0] VAR240, VAR225;
wire [VAR155-1:0] VAR376, VAR342;
wire [VAR155-1:0] VAR8, VAR164;
wire [VAR155-1:0] VAR212, VAR125;
wire [VAR216-1:0] VAR58;
wire [VAR216-1:0] VAR451;
wire [VAR216-1:0] VAR44;
wire [VAR216-1:0] VAR325;
wire VAR38, VAR215;
wire VAR173, VAR295;
wire VAR393, VAR249;
wire VAR281, VAR276;
wire VAR250, VAR110, VAR315, VAR69;
wire [VAR216-1:0] VAR217;
wire [VAR216-1:0] VAR448;
wire [VAR216-1:0] VAR379;
wire [VAR216-1:0] VAR361;
wire [VAR216-1:0] VAR308;
wire VAR200, VAR146;
wire VAR160, VAR186;
wire [1:0] VAR360, VAR279;
wire [VAR216-1:0] VAR262;
wire VAR219, VAR404, VAR415, VAR156;
wire VAR319, VAR251;
wire VAR459, VAR297, VAR255, VAR421;
wire VAR423, VAR386;
wire VAR397, VAR207, VAR90, VAR191;
wire VAR344, VAR208;
wire VAR149, VAR18, VAR86, VAR120;
wire VAR437, VAR75;
wire [VAR216-1:0] VAR180;
wire VAR36;
wire [VAR216-1:0] VAR39;
wire [VAR216-1:0] VAR109;
wire [VAR216-1:0] VAR446;
wire VAR221, VAR348;
wire VAR27, VAR330;
wire [VAR425-3:0] VAR192;
wire [VAR238-1:0] VAR101;
wire [VAR238-1:0] VAR367;
wire [VAR238-1:0] VAR171;
wire [VAR238-1:0] VAR316;
wire [VAR238-1:0] VAR214;
wire [VAR238-1:0] VAR70;
wire [VAR238-1:0] VAR57;
wire [VAR238-1:0] VAR182;
wire [VAR238-1:0] VAR82;
wire [VAR238-1:0] VAR312;
wire [VAR238-1:0] VAR458;
wire [VAR238-1:0] VAR370;
wire [VAR238-1:0] VAR184;
wire [VAR238-1:0] VAR296;
wire [VAR238-1:0] VAR51;
wire [VAR238-1:0] VAR128;
wire [VAR238-1:0] VAR253;
wire [VAR238-1:0] VAR64;
wire [VAR238-1:0] VAR264;
wire [VAR238-1:0] VAR235;
wire [VAR238-1:0] VAR103;
wire [VAR238-1:0] VAR7;
wire [VAR238-1:0] VAR132;
wire [VAR238-1:0] VAR99;
wire [VAR238-1:0] VAR141;
wire [VAR238-1:0] VAR332;
wire [VAR238-1:0] VAR142;
wire [VAR238-1:0] VAR310;
wire [VAR238-1:0] VAR329;
wire [VAR238-1:0] VAR206;
wire [VAR238-1:0] VAR89;
wire [VAR238-1:0] VAR94;
wire [VAR238-1:0] VAR275;
wire [VAR238-1:0] VAR302;
wire [VAR238-1:0] VAR317;
wire [VAR238-1:0] VAR15;
wire [VAR238-1:0] VAR80;
wire [VAR238-1:0] VAR85;
wire [VAR238-1:0] VAR197;
wire [VAR238-1:0] VAR68;
wire [VAR238-1:0] VAR414;
wire [VAR238-1:0] VAR113;
wire VAR48;
wire VAR435, VAR286;
wire VAR46, VAR401;
wire VAR380, VAR43;
wire VAR218, VAR232;
wire VAR31, VAR176;
wire VAR78, VAR371;
wire VAR97, VAR346;
wire VAR4, VAR108;
wire [VAR216-1:0] VAR455;
wire VAR124;
wire [VAR216-1:0] VAR104;
wire VAR198;
wire [VAR216-1:0] VAR265;
wire VAR426;
wire [VAR216-1:0] VAR304;
wire VAR183;
wire [VAR216-1:0] VAR63;
wire VAR283;
wire [VAR216-1:0] VAR126;
wire VAR467;
wire [VAR216-1:0] VAR241;
wire VAR441;
wire [VAR216-1:0] VAR229;
wire VAR433;
wire [3:0] VAR358;
wire [3:0] VAR236;
wire [VAR216-1:0] VAR202;
wire [VAR216-1:0] VAR158;
wire [VAR216-1:0] VAR469;
wire [VAR216-1:0] VAR254;
wire [VAR216-1:0] VAR188;
wire [VAR216-1:0] VAR187;
wire [VAR216-1:0] VAR234;
wire [VAR216-1:0] VAR62;
wire [VAR56-1:0] VAR375;
wire VAR106;
wire VAR203;
wire VAR422;
wire VAR260;
wire VAR67;
wire VAR366;
wire VAR213;
wire VAR328;
wire VAR134;
wire VAR40, VAR274, VAR140;
wire VAR223, VAR452, VAR377;
wire VAR205, VAR123, VAR383;
wire VAR161, VAR41, VAR271;
wire VAR34, VAR305;
wire VAR357, VAR119;
wire VAR50, VAR259;
wire VAR32;
wire VAR166, VAR301;
wire VAR365, VAR460;
wire VAR439;
wire VAR427;
wire VAR22;
wire VAR408;
wire VAR369;
wire VAR204;
wire [VAR194-1:0] VAR449;
wire [VAR194-1:0] VAR336;
wire VAR289, VAR252;
wire VAR364, VAR245;
wire VAR417;
wire VAR280;
wire clk;
VAR222 VAR457(
.din (VAR145),
.clk (clk),
.VAR130(VAR224),
.VAR153 (VAR417),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR280 = ~VAR417;
assign clk = VAR162;
assign VAR39[0] =
VAR285[0]| (~VAR243[0] & VAR413[0]);
assign VAR39[1] =
VAR285[1]| (~VAR243[1] & VAR413[1]);
assign VAR39[2] =
VAR285[2]| (~VAR243[2] & VAR413[2]);
assign VAR39[3] =
VAR285[3]| (~VAR243[3] & VAR413[3]);
assign VAR395[0] = ~VAR138[1] & ~VAR138[0];
assign VAR395[1] = ~VAR138[1] & VAR138[0];
assign VAR395[2] = VAR138[1] & ~VAR138[0];
assign VAR395[3] = VAR138[1] & VAR138[0];
VAR350 #(VAR216) VAR378 (
.din (VAR395[VAR216-1:0]),
.VAR153 (VAR179[VAR216-1:0]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 #(VAR216) VAR355 (
.din (VAR179[VAR216-1:0]),
.VAR153 (VAR299[VAR216-1:0]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 #(VAR216) VAR116 (
.din (VAR299[VAR216-1:0]),
.VAR153 (VAR270[VAR216-1:0]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 #(2) VAR54 (
.din (VAR220[1:0]),
.VAR153 (VAR138[1:0]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 #(2) VAR434 (
.din (VAR138[1:0]),
.VAR153 (VAR148[1:0]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 #(2) VAR168 (
.din (VAR148[1:0]),
.VAR153 (VAR387[1:0]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR464[0] = ~(|VAR387[1:0]);
assign VAR464[1] = ~VAR387[1] & VAR387[0];
assign VAR464[2] = VAR387[1] & ~VAR387[0];
assign VAR464[3] = (&VAR387[1:0]);
assign VAR196 = VAR447[0];
assign VAR172 = VAR447[1];
assign VAR256 = VAR447[2];
assign VAR266 = VAR447[3];
assign VAR154 =
VAR73 | VAR333 | VAR14;
VAR300 VAR30 (
.din (VAR154),
.VAR153 (VAR368),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR340 =
VAR122 & ~VAR368;
assign VAR364 = VAR261[VAR425-1];
assign VAR245 = VAR261[VAR425-2];
assign VAR192[VAR425-3:0] =
VAR261[VAR425-3:0];
assign VAR319 = VAR192[4] & VAR192[3] & VAR192[2] & VAR192[1] & VAR192[0] &
VAR364;
assign VAR404 = ~VAR192[4] & ~VAR192[3] & ~VAR192[2] & ~VAR192[1] & ~VAR192[0] &
VAR364;
assign VAR415 = ~VAR192[4] & ~VAR192[3] & ~VAR192[2] & ~VAR192[1] & VAR192[0] &
VAR364;
assign VAR3 = VAR415;
assign VAR156 = ~VAR192[4] & ~VAR192[3] & ~VAR192[2] & VAR192[1] & VAR192[0] &
VAR364;
assign VAR219 = ~VAR192[4] & ~VAR192[3] & VAR192[2] & ~VAR192[1] & VAR192[0] &
VAR364;
assign VAR251 = VAR192[4] & ~VAR192[3] & ~VAR192[2] & ~VAR192[1] & ~VAR192[0] &
VAR245;
VAR350 VAR331 (
.din (VAR219),
.VAR153 (VAR459),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR290 (
.din (VAR404),
.VAR153 (VAR297),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR147 (
.din (VAR415),
.VAR153 (VAR255),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR87 (
.din (VAR156),
.VAR153 (VAR421),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR323 (
.din (VAR319),
.VAR153 (VAR423),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR189 (
.din (VAR251),
.VAR153 (VAR386),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR258 (
.din (VAR459),
.VAR153 (VAR397),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR5 (
.din (VAR297),
.VAR153 (VAR207),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR175 (
.din (VAR255),
.VAR153 (VAR90),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR389 (
.din (VAR421),
.VAR153 (VAR191),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR111 (
.din (VAR423),
.VAR153 (VAR344),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR347 (
.din (VAR386),
.VAR153 (VAR208),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR396 (
.din (VAR208),
.VAR153 (VAR75),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR129 (
.din (VAR207),
.VAR153 (VAR18),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR83 (
.din (VAR344),
.VAR153 (VAR437),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR248 (
.din (VAR397),
.VAR153 (VAR149),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR25 (
.din (VAR191),
.VAR153 (VAR120),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR100 (
.din (VAR90),
.VAR153 (VAR86),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR335 (
.din (VAR18),
.VAR153 (VAR36),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR298 = VAR423;
assign VAR321 = VAR86;
assign VAR409[0] = VAR386;
assign VAR409[1] = VAR421;
assign VAR409[2] = VAR297;
assign VAR409[3] = VAR255;
assign VAR409[4] = VAR459;
assign VAR181 = VAR208;
VAR300 #(VAR216) VAR277 (
.din (VAR451[VAR216-1:0]),
.VAR153 (VAR44[VAR216-1:0]),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR300 #(VAR216) VAR246 (
.din ({VAR88, VAR77,
VAR76,VAR167}),
.VAR153 (VAR217[VAR216-1:0]),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR200 = VAR416 & ~VAR14;
VAR300 VAR278 (
.din (VAR200),
.VAR153 (VAR146),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR38 = (VAR242[VAR155-1:0] == VAR431);
assign VAR393 = (VAR242[VAR155-1:0] == VAR324);
assign VAR379[0] =
~VAR39[0] &
(VAR112[VAR438-1:0] > {1'b0,VAR429});
assign VAR379[1] =
~VAR39[1] &
(VAR112[VAR438-1:0] > {1'b0,VAR429});
assign VAR379[2] =
~VAR39[2] &
(VAR112[VAR438-1:0] > {1'b0,VAR429});
assign VAR379[3] =
~VAR39[3] &
(VAR112[VAR438-1:0] > {1'b0,VAR429});
assign VAR448[0] =
~VAR39[0] &
(&VAR195[VAR155-1:0]);
assign VAR448[1] =
~VAR39[1] &
(&VAR195[VAR155-1:0]);
assign VAR448[2] =
~VAR39[2] &
(&VAR195[VAR155-1:0]);
assign VAR448[3] =
~VAR39[3] &
(&VAR195[VAR155-1:0]);
assign VAR8[VAR155-1:0] =
(VAR448[0])? VAR324:
VAR195[VAR155-1:0];
assign VAR164[VAR155-1:0] =
(VAR448[1])? VAR324:
VAR195[VAR155-1:0];
assign VAR212[VAR155-1:0] =
(VAR448[2])? VAR324:
VAR195[VAR155-1:0];
assign VAR125[VAR155-1:0] =
(VAR448[3])? VAR324:
VAR195[VAR155-1:0];
assign VAR361[0] =
VAR39[0] &
(VAR112[VAR438-1:0] > VAR136);
assign VAR361[1] =
VAR39[1] &
(VAR112[VAR438-1:0] > VAR136);
assign VAR361[2] =
VAR39[2] &
(VAR112[VAR438-1:0] > VAR136);
assign VAR361[3] =
VAR39[3] &
(VAR112[VAR438-1:0] > VAR136);
assign VAR240[VAR155-1:0] =
(VAR379[0])? VAR324:
((VAR361[0]) ? VAR431 :
VAR112[VAR155-1:0]);
assign VAR338[VAR155-1:0] =
(VAR75 & VAR200 & VAR299[0]) ?
VAR240[VAR155-1:0] :
((VAR280 | VAR196) ? VAR431 :
VAR8[VAR155-1:0]);
VAR267 #(VAR155) VAR16 (
.din (VAR338[VAR155-1:0]),
.VAR153 (VAR349[VAR155-1:0]),
.en (VAR451[0]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR58[0] =
VAR29[0] & ~(VAR38 |
(VAR393 & VAR47));
assign VAR451[0] =
(VAR75 & VAR200 & VAR299[0]) |
VAR280 | VAR196 | VAR167;
assign VAR325[0] =
(VAR38 & VAR47) & VAR29[0];
assign VAR250 =
VAR58[0] | VAR44[0] | VAR325[0];
assign VAR84[VAR155-1:0] =
(VAR44[0]) ? VAR349:
(~VAR44[0] & VAR325[0]) ?
VAR242[VAR155-1:0] + 2'b01;
wire [1:0] VAR227, VAR9;
assign VAR227[1:0] = VAR242[1:0] & {2{~VAR280}};
assign VAR9[1:0] = (VAR250&~VAR280) ? VAR84[1:0] : VAR227[1:0];
VAR350 #(2) VAR135 (
.din(VAR9[1:0]) ,
.VAR153(VAR242[1:0]),
.clk (clk), .VAR185(VAR185), .VAR163(), .VAR133());
assign VAR42[VAR155-1:0] = VAR242[VAR155-1:0];
assign VAR215 = (VAR49[VAR155-1:0] == VAR431);
assign VAR249 = (VAR49[VAR155-1:0] == VAR324);
assign VAR225[VAR155-1:0] =
(VAR379[1])? VAR324:
((VAR361[1]) ? VAR431 :
VAR112[VAR155-1:0]);
assign VAR273[VAR155-1:0] =
(VAR75 & VAR200 & VAR299[1]) ?
VAR225[VAR155-1:0] :
((VAR280 | VAR172) ? VAR431 :
VAR164[VAR155-1:0]);
VAR267 #(VAR155) VAR45 (
.din (VAR273[VAR155-1:0]),
.VAR153 (VAR420[VAR155-1:0]),
.en (VAR451[1]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR58[1] =
VAR29[1] & ~(VAR215 |
(VAR249 & VAR47));
assign VAR451[1] =
(VAR75 & VAR200 & VAR299[1]) |
VAR280 | VAR172 | VAR76;
assign VAR325[1] =
(VAR215 & VAR47) & VAR29[1];
assign VAR110 =
VAR58[1] | VAR44[1] | VAR325[1];
assign VAR178[VAR155-1:0] =
(VAR44[1]) ? VAR420:
(~VAR44[1] & VAR325[1]) ?
VAR49[VAR155-1:0] + 2'b01;
wire [1:0] VAR428, VAR157;
assign VAR428[1:0] = VAR49[1:0] & {2{~VAR280}};
assign VAR157[1:0] = (VAR110&~VAR280) ? VAR178[1:0] : VAR428[1:0];
VAR350 #(2) VAR105 (
.din(VAR157[1:0]) ,
.VAR153(VAR49[1:0]),
.clk (clk), .VAR185(VAR185), .VAR163(), .VAR133());
assign VAR60[VAR155-1:0] = VAR49[VAR155-1:0];
assign VAR173 = (VAR263[VAR155-1:0] == VAR431);
assign VAR281 = (VAR263[VAR155-1:0] == VAR324);
assign VAR376[VAR155-1:0] =
(VAR379[2])? VAR324:
((VAR361[2]) ? VAR431 :
VAR112[VAR155-1:0]);
assign VAR374[VAR155-1:0] =
(VAR75 & VAR200 & VAR299[2]) ?
VAR376[VAR155-1:0] :
((VAR280 | VAR256) ? VAR431 :
VAR212[VAR155-1:0]);
VAR267 #(VAR155) VAR411 (
.din (VAR374[VAR155-1:0]),
.VAR153 (VAR468[VAR155-1:0]),
.en (VAR451[2]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR58[2] =
VAR29[2] & ~(VAR173 |
(VAR281 & VAR47));
assign VAR451[2] =
(VAR75 & VAR200 & VAR299[2]) |
VAR280 | VAR256 | VAR77;
assign VAR325[2] =
(VAR173 & VAR47) & VAR29[2];
assign VAR315 =
VAR58[2] | VAR44[2] | VAR325[2];
assign VAR61[VAR155-1:0] =
(VAR44[2]) ? VAR468:
(~VAR44[2] & VAR325[2]) ?
VAR263[VAR155-1:0] + 2'b01;
wire [1:0] VAR107, VAR359;
assign VAR107[1:0] = VAR263[1:0] & {2{~VAR280}};
assign VAR359[1:0] = (VAR315&~VAR280) ? VAR61[1:0] : VAR107[1:0];
VAR350 #(2) VAR341 (
.din(VAR359[1:0]) ,
.VAR153(VAR263[1:0]),
.clk (clk), .VAR185(VAR185), .VAR163(), .VAR133());
assign VAR356[VAR155-1:0] = VAR263[VAR155-1:0];
assign VAR295 = (VAR199[VAR155-1:0] == VAR431);
assign VAR276 = (VAR199[VAR155-1:0] == VAR324);
assign VAR342[VAR155-1:0] =
(VAR379[3])? VAR324:
((VAR361[3]) ? VAR431 :
VAR112[VAR155-1:0]);
assign VAR440[VAR155-1:0] =
(VAR75 & VAR200 & VAR299[3]) ?
VAR342[VAR155-1:0] :
((VAR280 | VAR266) ? VAR431 :
VAR125[VAR155-1:0]);
VAR267 #(VAR155) VAR11 (
.din (VAR440[VAR155-1:0]),
.VAR153 (VAR92[VAR155-1:0]),
.en (VAR451[3]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR58[3] =
VAR29[3] & ~(VAR295 |
(VAR276 & VAR47));
assign VAR451[3] =
(VAR75 & VAR200 & VAR299[3]) |
VAR280 | VAR266 | VAR88;
assign VAR325[3] =
(VAR295 & VAR47) & VAR29[3];
assign VAR69 =
VAR58[3] | VAR44[3] | VAR325[3];
assign VAR392[VAR155-1:0] =
(VAR44[3]) ? VAR92:
(~VAR44[3] & VAR325[3]) ?
VAR199[VAR155-1:0] + 2'b01;
wire [1:0] VAR2, VAR74;
assign VAR2[1:0] = VAR199[1:0] & {2{~VAR280}};
assign VAR74[1:0] = (VAR69&~VAR280) ? VAR392[1:0] : VAR2[1:0];
VAR350 #(2) VAR96 (
.din(VAR74[1:0]) ,
.VAR153(VAR199[1:0]),
.clk (clk), .VAR185(VAR185), .VAR163(), .VAR133());
assign VAR381[VAR155-1:0] = VAR199[VAR155-1:0];
assign VAR308[0] = ~VAR394[0] & ~VAR394[1] & VAR250;
assign VAR308[1] = 1'b0;
assign VAR308[2] = 1'b0;
assign VAR308[3] = 1'b0;
assign VAR160 = (VAR308[0])?
|(VAR84[1:0] ^ VAR242[1:0]):1'b0;
VAR300 VAR443 (
.din (VAR160),
.VAR153 (VAR186),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR360[1:0] = VAR84[1:0];
assign VAR308[1] = VAR394[0] & ~VAR394[1] & VAR110;
assign VAR308[2] = ~VAR394[0] & VAR394[1] & VAR315;
assign VAR308[3] = VAR394[0] & VAR394[1] & VAR69;
assign VAR160 =
(VAR308[0])?
|(VAR84[1:0] ^ VAR242[1:0]):
((VAR308[1])?
|(VAR178[1:0] ^ VAR49[1:0]):
((VAR308[2])?
|(VAR61[1:0] ^ VAR263[1:0]):
((VAR308[3])?
|(VAR392[1:0] ^ VAR199[1:0]):1'b0)));
VAR300 VAR443 (
.din (VAR160),
.VAR153 (VAR186),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR360[1:0] =
(VAR308[1])? VAR178[1:0] :
((VAR308[2])? VAR61[1:0] :
((VAR308[3])? VAR392[1:0] :
VAR84[1:0]));
VAR350 #(2) VAR10 (
.din (VAR360[1:0]),
.VAR153 (VAR279[1:0]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR65 = VAR186;
assign VAR461[1:0] = VAR279[1:0];
VAR300 #(VAR216) VAR373 (
.din (VAR109[VAR216-1:0]),
.VAR153 (VAR446[VAR216-1:0]),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR237[0] = VAR217[0] & ~VAR454;
assign VAR237[1] = (VAR36 & VAR146) &
~VAR454 &
~VAR237[0] &
VAR270[0];
assign VAR109[0] =
VAR167 | ((VAR18 & VAR200) &
VAR299[0]);
assign VAR403[0] =
~(VAR446[0] | VAR280 | VAR29[0]);
assign VAR456[0] = VAR217[1] & ~VAR454;
assign VAR456[1] = (VAR36 & VAR146) &
~VAR454 &
~VAR456[0] &
VAR270[1];
assign VAR109[1] =
VAR76 | ((VAR18 & VAR200) &
VAR299[1]);
assign VAR403[1] =
~(VAR446[1] | VAR280 | VAR29[1]);
assign VAR131[0] = VAR217[2] & ~VAR454;
assign VAR131[1] = (VAR36 & VAR146) &
~VAR454 &
~VAR131[0] &
VAR270[2];
assign VAR109[2] =
VAR77 | ((VAR18 & VAR200) &
VAR299[2]);
assign VAR403[2] =
~(VAR446[2] | VAR280 | VAR29[2]);
assign VAR326[0] = VAR217[3] & ~VAR454;
assign VAR326[1] = (VAR36 & VAR146) &
~VAR326[0] &
~VAR454 &
VAR270[3];
assign VAR109[3] =
VAR88 | ((VAR18 & VAR200) &
VAR299[3]);
assign VAR403[3] =
~(VAR446[3] | VAR280 | VAR29[3]);
assign VAR180[0] =
(VAR437 & VAR200 & VAR299[0]) |
VAR280 | VAR196;
VAR267 VAR405 (
.din (VAR35),
.VAR153 (VAR221),
.en (VAR180[0]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR180[1] =
(VAR437 & VAR200 & VAR299[1]) |
VAR280 | VAR172;
VAR267 VAR6 (
.din (VAR35),
.VAR153 (VAR348),
.en (VAR180[1]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR180[2] =
(VAR437 & VAR200 & VAR299[2]) |
VAR280 | VAR256;
VAR267 VAR362 (
.din (VAR35),
.VAR153 (VAR27),
.en (VAR180[2]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR180[3] =
(VAR437 & VAR200 & VAR299[3]) |
VAR280 | VAR266;
VAR267 VAR17 (
.din (VAR35),
.VAR153 (VAR330),
.en (VAR180[3]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR339 =
(VAR395[0] & VAR221) | (VAR395[1] & VAR348) |
(VAR395[2] & VAR27) | (VAR395[3] & VAR330);
assign VAR169[0] = ~VAR221 & VAR363[0];
assign VAR262[0] =
(VAR120 & VAR200 & VAR299[0]) | VAR280;
assign VAR169[1] = ~VAR348 & VAR363[1];
assign VAR262[1] =
(VAR120 & VAR200 & VAR299[1]) | VAR280;
assign VAR169[2] = ~VAR27 & VAR363[2];
assign VAR262[2] =
(VAR120 & VAR200 & VAR299[2]) | VAR280;
assign VAR169[3] = ~VAR330 & VAR363[3];
assign VAR262[3] =
(VAR120 & VAR200 & VAR299[3]) | VAR280;
assign VAR412[0] = ~(VAR149 & VAR200 & VAR299[0]);
assign VAR412[1] = ~(VAR149 & VAR200 & VAR299[1]);
assign VAR412[2] = ~(VAR149 & VAR200 & VAR299[2]);
assign VAR412[3] = ~(VAR149 & VAR200 & VAR299[3]);
assign VAR106 = VAR465 & VAR170;
assign VAR203 = VAR465 & VAR291;
assign VAR67 = VAR292 & VAR422;
assign VAR366 = VAR292 & VAR260;
assign VAR328 =
~VAR154 & VAR213;
assign VAR233 = VAR328;
VAR300 #(2) VAR382 (
.din ({VAR106, VAR203}),
.VAR153 ({VAR422, VAR260}),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR300 #(2) VAR390 (
.din ({VAR67, VAR366}),
.VAR153 ({VAR213, VAR134}),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR40 =
(VAR465)?
(VAR230[VAR351-1:0]==VAR402):
1'b0;
VAR300 VAR115 (
.din (VAR40),
.VAR153 (VAR274),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR300 VAR114 (
.din (VAR274),
.VAR153 (VAR140),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR375[VAR56-1:0] =
VAR143[VAR56-1:0];
assign VAR32 =
VAR435 | VAR286 |
VAR46 | VAR401 |
VAR380 | VAR43 |
VAR218 | VAR232;
assign VAR166 =
(VAR274)? ~VAR32 : 1'b0;
VAR300 VAR137 (
.din (VAR166),
.VAR153 (VAR301),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR223 =
(VAR465)?
(VAR230[VAR351-1:0]==VAR407):
1'b0;
VAR300 VAR165 (
.din (VAR223),
.VAR153 (VAR452),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR300 VAR418 (
.din (VAR452),
.VAR153 (VAR377),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR269[0] =
(VAR377 & VAR213 &
~VAR154 & VAR299[0]);
assign VAR269[1] =
(VAR377 & VAR213 &
~VAR154 & VAR299[1]);
assign VAR269[2] =
(VAR377 & VAR213 &
~VAR154 & VAR299[2]);
assign VAR269[3] =
(VAR377 & VAR213 &
~VAR154 & VAR299[3]);
assign VAR205 =
(VAR465)?
(VAR230[VAR351-1:0]==VAR453):
1'b0;
VAR300 VAR268 (
.din (VAR205),
.VAR153 (VAR123),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR300 VAR322 (
.din (VAR123),
.VAR153 (VAR383),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR79[0] =
VAR383 & ~VAR154 & VAR213 &
VAR299[0];
assign VAR79[1] =
VAR383 & ~VAR154 & VAR213 &
VAR299[1];
assign VAR79[2] =
VAR383 & ~VAR154 & VAR213 &
VAR299[2];
assign VAR79[3] =
VAR383 & ~VAR154 & VAR213 &
VAR299[3];
assign VAR161 =
(VAR465)?
(VAR230[VAR351-1:0]==VAR52):
1'b0;
VAR300 VAR353 (
.din (VAR161),
.VAR153 (VAR41),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR300 VAR432 (
.din (VAR41),
.VAR153 (VAR271),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR226[0] =
(VAR271 & VAR134 &
~VAR154 & VAR299[0]);
assign VAR226[1] =
(VAR271 & VAR134 &
~VAR154 & VAR299[1]);
assign VAR226[2] =
(VAR271 & VAR134 &
~VAR154 & VAR299[2]);
assign VAR226[3] =
(VAR271 & VAR134 &
~VAR154 & VAR299[3]);
assign VAR435 =
(VAR375[VAR56-1:0]==VAR59);
assign VAR286 =
(VAR375[VAR56-1:0]==VAR470);
assign VAR46 =
(VAR375[VAR56-1:0]==VAR463);
assign VAR401 =
(VAR375[VAR56-1:0]==VAR388);
assign VAR380 =
(VAR375[VAR56-1:0]==VAR410);
assign VAR43 =
(VAR375[VAR56-1:0]==VAR352);
assign VAR218 =
(VAR375[VAR56-1:0]==VAR72);
assign VAR232 =
(VAR375[VAR56-1:0]==VAR71);
VAR350 VAR53 (
.din (VAR435),
.VAR153 (VAR31),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR309 (
.din (VAR46),
.VAR153 (VAR78),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR20 (
.din (VAR380),
.VAR153 (VAR97),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR151 (
.din (VAR218),
.VAR153 (VAR4),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR306 (
.din (VAR286),
.VAR153 (VAR176),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR385 (
.din (VAR401),
.VAR153 (VAR371),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR91 (
.din (VAR43),
.VAR153 (VAR346),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR350 VAR19 (
.din (VAR232),
.VAR153 (VAR108),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR455[0] =
~(|VAR455[3:1]);
assign VAR455[1] =
VAR134 & VAR31 &
VAR140 & VAR299[1];
assign VAR455[2] =
VAR134 & VAR31 &
VAR140 & VAR299[2];
assign VAR455[3] =
VAR134 & VAR31 &
VAR140 & VAR299[3];
assign VAR124 =
VAR134 & VAR31 &
VAR140;
assign VAR202[0] =
~VAR154 & VAR213 & VAR31 &
VAR140 & VAR299[0];
assign VAR202[1] =
~VAR154 & VAR213 & VAR31 &
VAR140 & VAR299[1];
assign VAR202[2] =
~VAR154 & VAR213 & VAR31 &
VAR140 & VAR299[2];
assign VAR202[3] =
~VAR154 & VAR213 & VAR31 &
VAR140 & VAR299[3];
assign VAR104[0] =
~(|VAR104[3:1]);
assign VAR104[1] =
VAR134 & VAR176 &
VAR140 & VAR299[1];
assign VAR104[2] =
VAR134 & VAR176 &
VAR140 & VAR299[2];
assign VAR104[3] =
VAR134 & VAR176 &
VAR140 & VAR299[3];
assign VAR198 =
VAR134 & VAR176 &
VAR140;
assign VAR158[0] =
~VAR154 & VAR213 & VAR176 &
VAR140 & VAR299[0];
assign VAR158[1] =
~VAR154 & VAR213 & VAR176 &
VAR140 & VAR299[1];
assign VAR158[2] =
~VAR154 & VAR213 & VAR176 &
VAR140 & VAR299[2];
assign VAR158[3] =
~VAR154 & VAR213 & VAR176 &
VAR140 & VAR299[3];
assign VAR265[0] =
~(|VAR265[3:1]);
assign VAR265[1] =
VAR134 & VAR78 &
VAR140 & VAR299[1];
assign VAR265[2] =
VAR134 & VAR78 &
VAR140 & VAR299[2];
assign VAR265[3] =
VAR134 & VAR78 &
VAR140 & VAR299[3];
assign VAR426 =
VAR134 & VAR78 &
VAR140;
assign VAR469[0] =
~VAR154 & VAR213 & VAR78 &
VAR140 & VAR299[0];
assign VAR469[1] =
~VAR154 & VAR213 & VAR78 &
VAR140 & VAR299[1];
assign VAR469[2] =
~VAR154 & VAR213 & VAR78 &
VAR140 & VAR299[2];
assign VAR469[3] =
~VAR154 & VAR213 & VAR78 &
VAR140 & VAR299[3];
assign VAR304[0] =
~(|VAR304[3:1]);
assign VAR304[1] =
VAR134 & VAR371 &
VAR140 & VAR299[1];
assign VAR304[2] =
VAR134 & VAR371 &
VAR140 & VAR299[2];
assign VAR304[3] =
VAR134 & VAR371 &
VAR140 & VAR299[3];
assign VAR183 =
VAR134 & VAR371 &
VAR140;
assign VAR254[0] =
~VAR154 & VAR213 & VAR371 &
VAR140 & VAR299[0];
assign VAR254[1] =
~VAR154 & VAR213 & VAR371 &
VAR140 & VAR299[1];
assign VAR254[2] =
~VAR154 & VAR213 & VAR371 &
VAR140 & VAR299[2];
assign VAR254[3] =
~VAR154 & VAR213 & VAR371 &
VAR140 & VAR299[3];
assign VAR63[0] =
~(|VAR63[3:1]);
assign VAR63[1] =
VAR134 & VAR97 &
VAR140 & VAR299[1];
assign VAR63[2] =
VAR134 & VAR97 &
VAR140 & VAR299[2];
assign VAR63[3] =
VAR134 & VAR97 &
VAR140 & VAR299[3];
assign VAR283 =
VAR134 & VAR97 &
VAR140;
assign VAR188[0] =
VAR328 & VAR97 &
VAR140 & VAR299[0];
assign VAR188[1] =
VAR328 & VAR97 &
VAR140 & VAR299[1];
assign VAR188[2] =
VAR328 & VAR97 &
VAR140 & VAR299[2];
assign VAR188[3] =
VAR328 & VAR97 &
VAR140 & VAR299[3];
assign VAR126[0] =
~(|VAR126[3:1]);
assign VAR126[1] =
VAR134 & VAR346 &
VAR140 & VAR299[1];
assign VAR126[2] =
VAR134 & VAR346 &
VAR140 & VAR299[2];
assign VAR126[3] =
VAR134 & VAR346 &
VAR140 & VAR299[3];
assign VAR467 =
VAR134 & VAR346 &
VAR140;
assign VAR187[0] =
VAR328 & VAR346 &
VAR140 & VAR299[0];
assign VAR187[1] =
VAR328 & VAR346 &
VAR140 & VAR299[1];
assign VAR187[2] =
VAR328 & VAR346 &
VAR140 & VAR299[2];
assign VAR187[3] =
VAR328 & VAR346 &
VAR140 & VAR299[3];
assign VAR241[0] =
~(|VAR241[3:1]);
assign VAR241[1] =
VAR134 & VAR4 &
VAR140 & VAR299[1];
assign VAR241[2] =
VAR134 & VAR4 &
VAR140 & VAR299[2];
assign VAR241[3] =
VAR134 & VAR4 &
VAR140 & VAR299[3];
assign VAR441 =
VAR134 & VAR4 &
VAR140;
assign VAR234[0] =
VAR328 & VAR4 &
VAR140 & VAR299[0];
assign VAR234[1] =
VAR328 & VAR4 &
VAR140 & VAR299[1];
assign VAR234[2] =
VAR328 & VAR4 &
VAR140 & VAR299[2];
assign VAR234[3] =
VAR328 & VAR4 &
VAR140 & VAR299[3];
assign VAR229[0] =
~(|VAR229[3:1]);
assign VAR229[1] =
VAR134 & VAR108 &
VAR140 & VAR299[1];
assign VAR229[2] =
VAR134 & VAR108 &
VAR140 & VAR299[2];
assign VAR229[3] =
VAR134 & VAR108 &
VAR140 & VAR299[3];
assign VAR433 =
VAR134 & VAR108 &
VAR140;
assign VAR62[0] =
VAR328 & VAR108 &
VAR140 & VAR299[0];
assign VAR62[1] =
VAR328 & VAR108 &
VAR140 & VAR299[1];
assign VAR62[2] =
VAR328 & VAR108 &
VAR140 & VAR299[2];
assign VAR62[3] =
VAR328 & VAR108 &
VAR140 & VAR299[3];
VAR267 #(VAR238) VAR150 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR101[VAR238-1:0]),
.en (VAR202[0]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR1 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR367[VAR238-1:0]),
.en (VAR158[0]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR127 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR171[VAR238-1:0]),
.en (VAR469[0]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR244 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR316[VAR238-1:0]),
.en (VAR254[0]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR21 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR214[VAR238-1:0]),
.en (VAR188[0]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR307 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR70[VAR238-1:0]),
.en (VAR187[0]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR399 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR57[VAR238-1:0]),
.en (VAR234[0]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR442 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR182[VAR238-1:0]),
.en (VAR62[0]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR293 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR82[VAR238-1:0]),
.en (VAR202[1]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR424 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR312[VAR238-1:0]),
.en (VAR158[1]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR33 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR458[VAR238-1:0]),
.en (VAR469[1]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR303 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR370[VAR238-1:0]),
.en (VAR254[1]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR257 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR184[VAR238-1:0]),
.en (VAR188[1]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR287 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR296[VAR238-1:0]),
.en (VAR187[1]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR98 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR51[VAR238-1:0]),
.en (VAR234[1]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR327 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR128[VAR238-1:0]),
.en (VAR62[1]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR334 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR253[VAR238-1:0]),
.en (VAR202[2]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR118 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR64[VAR238-1:0]),
.en (VAR158[2]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR288 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR264[VAR238-1:0]),
.en (VAR469[2]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR462 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR235[VAR238-1:0]),
.en (VAR254[2]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR95 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR103[VAR238-1:0]),
.en (VAR188[2]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR66 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR7[VAR238-1:0]),
.en (VAR187[2]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR445 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR132[VAR238-1:0]),
.en (VAR234[2]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR13 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR99[VAR238-1:0]),
.en (VAR62[2]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR193 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR141[VAR238-1:0]),
.en (VAR202[3]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR177 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR332[VAR238-1:0]),
.en (VAR158[3]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR320 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR142[VAR238-1:0]),
.en (VAR469[3]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR228 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR310[VAR238-1:0]),
.en (VAR254[3]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR384 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR329[VAR238-1:0]),
.en (VAR188[3]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR313 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR206[VAR238-1:0]),
.en (VAR187[3]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR343 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR89[VAR238-1:0]),
.en (VAR234[3]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR267 #(VAR238) VAR450 (
.din (VAR318[VAR238-1:0]),
.VAR153 (VAR94[VAR238-1:0]),
.en (VAR62[3]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
VAR144 #(VAR238) VAR152 (
.VAR372 (VAR101[VAR238-1:0]),
.VAR121 (VAR82[VAR238-1:0]),
.VAR139 (VAR253[VAR238-1:0]),
.VAR201 (VAR141[VAR238-1:0]),
.VAR444 (VAR455[0]),
.VAR28 (VAR455[1]),
.VAR81 (VAR455[2]),
.VAR311 (VAR455[3]),
.dout (VAR275[VAR238-1:0])
);
VAR144 #(VAR238) VAR247 (
.VAR372 (VAR367[VAR238-1:0]),
.VAR121 (VAR312[VAR238-1:0]),
.VAR139 (VAR64[VAR238-1:0]),
.VAR201 (VAR332[VAR238-1:0]),
.VAR444 (VAR104[0]),
.VAR28 (VAR104[1]),
.VAR81 (VAR104[2]),
.VAR311 (VAR104[3]),
.dout (VAR302[VAR238-1:0])
);
VAR144 #(VAR238) VAR284 (
.VAR372 (VAR171[VAR238-1:0]),
.VAR121 (VAR458[VAR238-1:0]),
.VAR139 (VAR264[VAR238-1:0]),
.VAR201 (VAR142[VAR238-1:0]),
.VAR444 (VAR265[0]),
.VAR28 (VAR265[1]),
.VAR81 (VAR265[2]),
.VAR311 (VAR265[3]),
.dout (VAR317[VAR238-1:0])
);
VAR144 #(VAR238) VAR272 (
.VAR372 (VAR316[VAR238-1:0]),
.VAR121 (VAR370[VAR238-1:0]),
.VAR139 (VAR235[VAR238-1:0]),
.VAR201 (VAR310[VAR238-1:0]),
.VAR444 (VAR304[0]),
.VAR28 (VAR304[1]),
.VAR81 (VAR304[2]),
.VAR311 (VAR304[3]),
.dout (VAR15[VAR238-1:0])
);
VAR144 #(VAR238) VAR174 (
.VAR372 (VAR214[VAR238-1:0]),
.VAR121 (VAR184[VAR238-1:0]),
.VAR139 (VAR103[VAR238-1:0]),
.VAR201 (VAR329[VAR238-1:0]),
.VAR444 (VAR63[0]),
.VAR28 (VAR63[1]),
.VAR81 (VAR63[2]),
.VAR311 (VAR63[3]),
.dout (VAR80[VAR238-1:0])
);
VAR144 #(VAR238) VAR93 (
.VAR372 (VAR70[VAR238-1:0]),
.VAR121 (VAR296[VAR238-1:0]),
.VAR139 (VAR7[VAR238-1:0]),
.VAR201 (VAR206[VAR238-1:0]),
.VAR444 (VAR126[0]),
.VAR28 (VAR126[1]),
.VAR81 (VAR126[2]),
.VAR311 (VAR126[3]),
.dout (VAR85[VAR238-1:0])
);
VAR144 #(VAR238) VAR466 (
.VAR372 (VAR57[VAR238-1:0]),
.VAR121 (VAR51[VAR238-1:0]),
.VAR139 (VAR132[VAR238-1:0]),
.VAR201 (VAR89[VAR238-1:0]),
.VAR444 (VAR241[0]),
.VAR28 (VAR241[1]),
.VAR81 (VAR241[2]),
.VAR311 (VAR241[3]),
.dout (VAR197[VAR238-1:0])
);
VAR144 #(VAR238) VAR231 (
.VAR372 (VAR182[VAR238-1:0]),
.VAR121 (VAR128[VAR238-1:0]),
.VAR139 (VAR99[VAR238-1:0]),
.VAR201 (VAR94[VAR238-1:0]),
.VAR444 (VAR229[0]),
.VAR28 (VAR229[1]),
.VAR81 (VAR229[2]),
.VAR311 (VAR229[3]),
.dout (VAR68[VAR238-1:0])
);
assign VAR358[0] = VAR124 |
~(|VAR358[3:1]);
assign VAR358[1] = VAR198;
assign VAR358[2] = VAR426;
assign VAR358[3] = VAR183;
VAR144 #(VAR238) VAR23 (
.VAR372 (VAR275[VAR238-1:0]),
.VAR121 (VAR302[VAR238-1:0]),
.VAR139 (VAR317[VAR238-1:0]),
.VAR201 (VAR15[VAR238-1:0]),
.VAR444 (VAR358[0]),
.VAR28 (VAR358[1]),
.VAR81 (VAR358[2]),
.VAR311 (VAR358[3]),
.dout (VAR414[VAR238-1:0])
);
assign VAR236[0] = VAR283 |
~(|VAR236[3:1]);
assign VAR236[1] = VAR467;
assign VAR236[2] = VAR441;
assign VAR236[3] = VAR433;
VAR144 #(VAR238) VAR211 (
.VAR372 (VAR80[VAR238-1:0]),
.VAR121 (VAR85[VAR238-1:0]),
.VAR139 (VAR197[VAR238-1:0]),
.VAR201 (VAR68[VAR238-1:0]),
.VAR444 (VAR236[0]),
.VAR28 (VAR236[1]),
.VAR81 (VAR236[2]),
.VAR311 (VAR236[3]),
.dout (VAR113[VAR238-1:0])
);
assign VAR48 =
VAR283 | VAR467 |
VAR441 | VAR433;
VAR117 #(VAR238) VAR26 (
.VAR372 (VAR113[VAR238-1:0]),
.VAR121 (VAR414[VAR238-1:0]),
.VAR444 (VAR48),
.VAR28 (~VAR48),
.dout (VAR419[VAR238-1:0])
);
assign VAR102 =
VAR48 | VAR124 | VAR198 |
VAR426 | VAR183;
assign VAR391 = VAR252;
assign VAR34 =
VAR465 &
(VAR230[VAR351-1:0]==VAR37);
assign VAR357 =
VAR465 &
(VAR230[VAR351-1:0]==VAR190);
VAR300 #(2) VAR209 (
.din ({VAR357, VAR34}),
.VAR153 ({VAR119, VAR305}),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR449[VAR194-1:0] =
VAR375[VAR406:VAR337];
VAR350 #(VAR194) VAR436 (
.din (VAR449[VAR194-1:0]),
.VAR153 (VAR336[VAR194-1:0]),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR55[VAR398-1:0] =
{VAR148[1:0], VAR449[VAR194-1:0]};
assign VAR210[VAR398-1:0] =
{VAR387[1:0], VAR336[VAR194-1:0]};
assign VAR439 = (|VAR375[VAR337-1:0]);
assign VAR365 =
(VAR305 | VAR119) &
VAR439;
VAR300 VAR159 (
.din (VAR365),
.VAR153 (VAR460),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR50 =
(VAR305 | VAR119) &
~(VAR22 | VAR439);
VAR300 VAR314 (
.din (VAR50),
.VAR153 (VAR259),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR24 =
VAR328 & VAR259;
assign VAR345 =
VAR260 & VAR50;
assign VAR204 =
((VAR449[VAR194-1:0] ==
(VAR449[VAR194-1:0] ==
assign VAR369 =
VAR204 & VAR305;
assign VAR408 =
VAR369 &
(VAR422 | VAR260);
assign VAR354 = VAR408;
assign VAR22 =
VAR408 &
((VAR179[0] & ~VAR39[0]) |
(VAR179[1] & ~VAR39[1]) |
(VAR179[2] & ~VAR39[2]) |
(VAR179[3] & ~VAR39[3]));
assign VAR430 =
(VAR301 | VAR460) & VAR134;
assign VAR289 =
VAR366 & (VAR274 |
((VAR119 | VAR305) &
~VAR22));
VAR300 VAR294 (
.din (VAR289),
.VAR153 (VAR252),
.rst (VAR280),
.clk (clk),
.VAR185 (VAR185),
.VAR163 (),
.VAR133 ()
);
assign VAR12[0] =
(|(VAR101[VAR238-1:0] ^
VAR367[VAR238-1:0]));
assign VAR239[0]=
(|(VAR171[VAR238-1:0] ^
VAR316[VAR238-1:0]));
assign VAR282[0] =
(|(VAR214[VAR238-1:0] ^
VAR70[VAR238-1:0]));
assign VAR12[1] =
(|(VAR82[VAR238-1:0] ^
VAR312[VAR238-1:0]));
assign VAR239[1]=
(|(VAR458[VAR238-1:0] ^
VAR370[VAR238-1:0]));
assign VAR282[1] =
(|(VAR184[VAR238-1:0] ^
VAR296[VAR238-1:0]));
assign VAR12[2] =
(|(VAR253[VAR238-1:0] ^
VAR64[VAR238-1:0]));
assign VAR239[2]=
(|(VAR264[VAR238-1:0] ^
VAR235[VAR238-1:0]));
assign VAR282[2] =
(|(VAR103[VAR238-1:0] ^
VAR7[VAR238-1:0]));
assign VAR12[3] =
(|(VAR141[VAR238-1:0] ^
VAR332[VAR238-1:0]));
assign VAR239[3]=
(|(VAR142[VAR238-1:0] ^
VAR310[VAR238-1:0]));
assign VAR282[3] =
(|(VAR329[VAR238-1:0] ^
VAR206[VAR238-1:0]));
assign VAR427 =
(VAR232 | VAR43 |
VAR286 | VAR401) &
VAR422 & VAR274;
assign VAR400 = VAR427;
endmodule | gpl-2.0 |
TierraDelFuego/Open-Source-FPGA-Bitcoin-Miner | projects/X6000_ztex_comm4/hdl/fpgaminer_top.v | 5,072 | module MODULE1 (
input VAR37
);
localparam VAR49 = 100;
localparam VAR13 = 200;
localparam VAR50 = 50;
localparam VAR48 = 250;
wire VAR21;
VAR36 VAR8 ( .VAR14 (VAR37), .VAR28 (VAR21));
reg [255:0] VAR45 = 0;
reg [95:0] VAR51 = 0;
reg [31:0] VAR38 = 32'd253, VAR53 = 32'd0;
wire VAR57;
wire VAR27, VAR44, VAR11;
VAR24 # (
.VAR2 (VAR49),
.VAR13 (VAR13)
) VAR23 (
.VAR9 (VAR21),
.VAR5 (VAR57),
.VAR26 (VAR21),
.VAR22 (VAR27),
.VAR40 (VAR44),
.VAR32 (VAR11)
);
assign VAR57 = VAR37;
wire [31:0] VAR41;
VAR4 VAR3 (
.clk (VAR57),
.state (VAR45),
.VAR56 (VAR45),
.VAR51 ({384'h000002800000000000000000000000000000000000000000000000000000000000000000000000000000000080000000, VAR38, VAR51}),
.VAR59 (VAR41)
);
reg [31:0] VAR41;
reg [31:0] VAR39, VAR19, VAR47, VAR17, VAR55;
always @ (posedge VAR57)
begin
VAR39 <= VAR38 + VAR51[95:64] + VAR51[63:32];
VAR19 <= VAR39 + VAR51[31:0] + VAR45[255:224];
VAR47 <= VAR19 + VAR45[223:192] + VAR45[191:160];
VAR17 <= VAR47 + VAR45[159:128] + VAR45[127:96];
VAR55 <= VAR17 + VAR45[95:64] + VAR45[63:32];
VAR41 <= VAR55 + VAR45[31:0];
end
wire [255:0] VAR59;
wire [31:0] VAR41;
VAR10 VAR3 (
.clk (VAR57),
.state (VAR45),
.VAR56 (VAR45),
.VAR51 ({384'h000002800000000000000000000000000000000000000000000000000000000000000000000000000000000080000000, VAR38, VAR51}),
.VAR59 (VAR59)
);
VAR1 VAR25 (
.clk (VAR57),
.VAR51 ({256'h0000010000000000000000000000000000000000000000000000000080000000, VAR59}),
.VAR59 (VAR41)
);
wire VAR33;
wire [255:0] VAR34;
wire [95:0] VAR60;
reg VAR7 = 1'b0;
reg [31:0] VAR20;
reg [3:0] VAR18 = 4'b0;
reg [127:0] VAR42;
VAR12 # (
.VAR2 (VAR49),
.VAR48 (VAR48),
.VAR43 (VAR50)
) VAR31 (
.VAR54 (VAR57),
.VAR46 (VAR18[3]),
.VAR30 (VAR42[127:96]),
.VAR16 (VAR33),
.VAR15 (VAR34),
.VAR58 (VAR60),
.VAR6 (VAR21),
.VAR29 (VAR27),
.VAR52 (VAR44),
.VAR35 (VAR11)
);
reg reset = 1'b1;
always @ (posedge VAR57)
begin
if (reset | VAR33)
begin
VAR38 <= 32'd253;
VAR53 <= 32'd0;
end
else
begin
VAR38 <= VAR38 + 32'd1;
VAR53 <= VAR53 + 32'd1;
end
VAR45 <= VAR34;
VAR51 <= VAR60[95:0];
if (VAR33)
reset <= 1'b0;
end
else if (VAR53 == 32'hFFFFFFFF)
reset <= 1'b1;
VAR7 <= VAR41 == 32'hA41F32E7;
VAR20 <= VAR53;
VAR18 <= {VAR18[2:0], VAR7};
VAR42 <= {VAR42[95:0], VAR20};
end
endmodule | gpl-3.0 |
trivoldus28/pulsarch-verilog | design/sys/iop/sparc/ifu/rtl/sparc_ifu_milfsm.v | 13,982 | module MODULE1(
VAR16, VAR53, VAR43, VAR48,
VAR35, VAR31, VAR36,
VAR61, VAR27, VAR56,
VAR19, VAR41,
VAR54, VAR2,
VAR7, VAR17, VAR3,
VAR15, VAR10, VAR39,
VAR22, VAR4,
VAR34, clk, VAR63, VAR20, reset, VAR29
);
input VAR54,
VAR2;
input VAR7;
input VAR17;
input VAR3;
input [1:0] VAR15;
input VAR10;
input VAR39;
input VAR22,
VAR4;
input VAR34;
input clk,
VAR63,
VAR20,
reset;
input VAR29;
output VAR16;
output VAR53;
output VAR43;
output VAR48,
VAR35,
VAR31,
VAR36;
output VAR61,
VAR27,
VAR56;
output [2:0] VAR19;
output [3:0] VAR41;
reg [3:0] VAR38;
wire [3:0] VAR47;
wire [2:0] VAR42;
wire VAR58;
wire VAR37;
wire VAR8,
VAR26;
wire VAR40,
VAR55;
wire VAR45,
VAR59;
wire [2:0] VAR9;
always @(VAR40 or VAR29
or VAR2 or VAR10
or VAR39 or VAR4
or VAR7 or VAR3 or VAR17
or VAR47)
begin
case (VAR47) 4'b0000: begin
VAR38[1:0] = 2'b0;
if (VAR29 | VAR10)
begin
VAR38[VAR5] = 1'b1;
if (VAR39 & ~VAR29)
end
VAR38[VAR64] = 1'b0; else
VAR38[VAR64] = 1'b1; end
else
VAR38 = VAR47;
end
4'b1100: begin
if ((VAR4) &
~(VAR29 | VAR40))
begin
VAR38 = VAR52;
end
else
begin
VAR38 = VAR47;
end
end
4'b1000: begin
if (VAR2)
begin
if (VAR3 & VAR17) VAR38 = VAR13;
end
else if (~VAR3)
VAR38 = VAR44;
end
else
VAR38 = VAR47;
end
else
begin
VAR38 = VAR47;
end
end
4'b1001: begin
if (VAR7)
begin
VAR38 = VAR33;
end
else
begin
VAR38 = VAR47;
end
end
4'b1011: begin
if (VAR7)
begin
VAR38 = VAR13;
end
else
begin
VAR38 = VAR47;
end end
default:
begin
if ( > (4* VAR32))
begin
VAR24 ("VAR25",
"VAR28: VAR57/VAR62/VAR21: VAR14 state! %VAR60\VAR46",VAR47);
("VAR25",
"VAR28: VAR57/VAR62/VAR21: VAR14 state! %VAR60\VAR46",VAR47);
end
VAR38 = VAR47;
end endcase end
VAR51 #(4) VAR12(.din (VAR38[3:0]),
.VAR49 (VAR47[3:0]),
.clk (clk),
.rst (reset),
.VAR63 (VAR63), .VAR20(), .VAR16());
assign VAR26 = (VAR54 | VAR8) &
(VAR47[VAR5] | VAR10 |
VAR29);
VAR51 #(1) VAR6(.din (VAR26),
.VAR49 (VAR8),
.clk (clk),
.rst (reset),
.VAR63 (VAR63), .VAR20(), .VAR16());
assign VAR55 = (VAR29 &
(VAR47[VAR64] | ~VAR47[VAR5]) |
VAR40 & VAR47[VAR5]) &
~VAR4;
VAR51 #(1) VAR30(.din (VAR55),
.VAR49 (VAR40),
.clk (clk),
.rst (reset), .VAR63(VAR63), .VAR20(), .VAR16());
assign VAR53 = VAR40;
assign VAR9[2] = VAR22 | VAR19[2] & VAR47[VAR5];
assign VAR9[1:0] = VAR22 ? VAR15 :
VAR19[1:0];
VAR51 #(3) VAR23(.din (VAR9),
.clk (clk),
.rst (reset),
.VAR49 (VAR42),
.VAR63 (VAR63), .VAR20(), .VAR16());
assign VAR19[2] = VAR42[2] & VAR47[VAR5];
assign VAR19[1:0] = VAR42[1:0];
assign VAR58 = VAR42[2] & VAR47[VAR5];
assign VAR56 = VAR47[VAR1] & VAR47[VAR5] &
(VAR47[VAR11] | VAR7);
assign VAR37 = ~(VAR47[VAR1] ^ VAR34) |
VAR3;
assign VAR43 = (VAR47[VAR5] & ~VAR47[VAR64]) &
~(VAR8 | VAR54) &
VAR2 &
VAR37;
assign VAR59 = VAR47[VAR5] & ~VAR36;
VAR50 VAR18(.din (VAR59),
.VAR49 (VAR45),
.clk (clk),
.VAR63 (VAR63), .VAR20(), .VAR16());
assign VAR36 = VAR47[VAR5] & VAR47[VAR1] &
VAR47[VAR11] & VAR7 |
~VAR47[VAR5] & VAR45;
assign VAR61 = VAR47[VAR5] & VAR47[VAR1] &
(VAR7 |
VAR47[VAR11]);
assign VAR48 = VAR47[VAR5] & ~VAR47[VAR1] & ~VAR58;
assign VAR35 = VAR47[VAR5];
assign VAR31 = VAR8;
assign VAR27 = VAR47[VAR5] & VAR47[VAR64];
assign VAR41 = VAR47;
endmodule | gpl-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/fa/sky130_fd_sc_hs__fa_2.v | 2,151 | module MODULE2 (
VAR9,
VAR5 ,
VAR3 ,
VAR6 ,
VAR1 ,
VAR2,
VAR4
);
output VAR9;
output VAR5 ;
input VAR3 ;
input VAR6 ;
input VAR1 ;
input VAR2;
input VAR4;
VAR8 VAR7 (
.VAR9(VAR9),
.VAR5(VAR5),
.VAR3(VAR3),
.VAR6(VAR6),
.VAR1(VAR1),
.VAR2(VAR2),
.VAR4(VAR4)
);
endmodule
module MODULE2 (
VAR9,
VAR5 ,
VAR3 ,
VAR6 ,
VAR1
);
output VAR9;
output VAR5 ;
input VAR3 ;
input VAR6 ;
input VAR1 ;
supply1 VAR2;
supply0 VAR4;
VAR8 VAR7 (
.VAR9(VAR9),
.VAR5(VAR5),
.VAR3(VAR3),
.VAR6(VAR6),
.VAR1(VAR1)
);
endmodule | apache-2.0 |
efabless/openlane | designs/jpeg_encoder/src/fdct.v | 9,750 | module MODULE1(clk, VAR48, rst, VAR92, din, dout, VAR162);
parameter VAR137 = 11;
parameter VAR115 = 8;
parameter VAR11 = 12;
input clk; input VAR48; input rst;
input VAR92; input [VAR115-1:0] din;
output [VAR11-1:0] dout;
output VAR162;
wire VAR46;
wire [VAR11 -1:0] VAR5, VAR78, VAR53, VAR74, VAR116, VAR153, VAR28, VAR172,
VAR54, VAR65, VAR201, VAR33, VAR114, VAR191, VAR38, VAR190,
VAR119, VAR161, VAR82, VAR84, VAR89, VAR131, VAR199, VAR185,
VAR79, VAR31, VAR20, VAR61, VAR108, VAR41, VAR32, VAR143,
VAR42, VAR160, VAR6, VAR157, VAR110, VAR103, VAR87, VAR40,
VAR24, VAR166, VAR132, VAR189, VAR109, VAR188, VAR18, VAR186,
VAR107, VAR51, VAR13, VAR80, VAR71, VAR176, VAR7, VAR112,
VAR154, VAR34, VAR196, VAR134, VAR39, VAR195, VAR15, VAR171;
VAR55 #(VAR137, VAR115, VAR11)
VAR183(
.clk(clk),
.VAR48(VAR48),
.rst(rst),
.VAR92(VAR92),
.din(din),
.VAR10(VAR5),
.VAR94(VAR78),
.VAR58(VAR53),
.VAR50(VAR74),
.VAR202(VAR116),
.VAR174(VAR153),
.VAR192(VAR28),
.VAR168(VAR172),
.VAR72(VAR54),
.VAR67(VAR65),
.VAR29(VAR201),
.VAR62(VAR33),
.VAR159(VAR114),
.VAR106(VAR191),
.VAR121(VAR38),
.VAR68(VAR190),
.VAR163(VAR119),
.VAR81(VAR161),
.VAR187(VAR82),
.VAR1(VAR84),
.VAR167(VAR89),
.VAR85(VAR131),
.VAR101(VAR199),
.VAR43(VAR185),
.VAR99(VAR79),
.VAR21(VAR31),
.VAR45(VAR20),
.VAR76(VAR61),
.VAR170(VAR108),
.VAR142(VAR41),
.VAR120(VAR32),
.VAR77(VAR143),
.VAR22(VAR42),
.VAR151(VAR160),
.VAR200(VAR6),
.VAR129(VAR157),
.VAR179(VAR110),
.VAR155(VAR103),
.VAR184(VAR87),
.VAR44(VAR40),
.VAR152(VAR24),
.VAR91(VAR166),
.VAR156(VAR132),
.VAR177(VAR189),
.VAR98(VAR109),
.VAR8(VAR188),
.VAR30(VAR18),
.VAR175(VAR186),
.VAR165(VAR107),
.VAR88(VAR51),
.VAR173(VAR13),
.VAR64(VAR80),
.VAR4(VAR71),
.VAR124(VAR176),
.VAR125(VAR7),
.VAR144(VAR112),
.VAR83(VAR154),
.VAR150(VAR34),
.VAR123(VAR196),
.VAR178(VAR134),
.VAR97(VAR39),
.VAR93(VAR195),
.VAR12(VAR15),
.VAR148(VAR171),
.VAR162(VAR46)
);
VAR105 VAR37(
.clk(clk),
.VAR48(VAR48),
.VAR92(VAR46),
.VAR9(VAR5),
.VAR158(VAR78),
.VAR75(VAR53),
.VAR193(VAR74),
.VAR136(VAR116),
.VAR49(VAR153),
.VAR113(VAR28),
.VAR69(VAR172),
.VAR35(VAR54),
.VAR128(VAR65),
.VAR36(VAR201),
.VAR102(VAR33),
.VAR90(VAR114),
.VAR133(VAR191),
.VAR57(VAR38),
.VAR104(VAR190),
.VAR96(VAR119),
.VAR73(VAR161),
.VAR203(VAR82),
.VAR47(VAR84),
.VAR141(VAR89),
.VAR52(VAR131),
.VAR182(VAR199),
.VAR126(VAR185),
.VAR138(VAR79),
.VAR122(VAR31),
.VAR135(VAR20),
.VAR145(VAR61),
.VAR169(VAR108),
.VAR27(VAR41),
.VAR2(VAR32),
.VAR181(VAR143),
.VAR70(VAR42),
.VAR100(VAR160),
.VAR19(VAR6),
.VAR23(VAR157),
.VAR118(VAR110),
.VAR26(VAR103),
.VAR14(VAR87),
.VAR180(VAR40),
.VAR3(VAR24),
.VAR147(VAR166),
.VAR198(VAR132),
.VAR66(VAR189),
.VAR164(VAR109),
.VAR25(VAR188),
.VAR86(VAR18),
.VAR139(VAR186),
.VAR59(VAR107),
.VAR111(VAR51),
.VAR130(VAR13),
.VAR149(VAR80),
.VAR146(VAR71),
.VAR63(VAR176),
.VAR127(VAR7),
.VAR17(VAR112),
.VAR117(VAR154),
.VAR60(VAR34),
.VAR56(VAR196),
.VAR16(VAR134),
.VAR140(VAR39),
.VAR194(VAR195),
.VAR95(VAR15),
.VAR197(VAR171),
.dout(dout),
.VAR162(VAR162)
);
endmodule | apache-2.0 |
MiddleMan5/233 | Experiments/Experiment8-GeterDone/IPI-BD/RAT/ip/RAT_alu_0_0/RAT_alu_0_0_stub.v | 1,358 | module MODULE1(VAR5, VAR2, VAR4, VAR3, VAR6, VAR1, VAR7)
;
input [7:0]VAR5;
input [7:0]VAR2;
input VAR4;
input [3:0]VAR3;
output [7:0]VAR6;
output VAR1;
output VAR7;
endmodule | mit |
ipburbank/Raster-Laser-Projector | src/Raster_Laser_Projector/synthesis/submodules/altera_up_video_itu_656_decoder.v | 7,493 | module MODULE1 (
clk,
reset,
VAR25,
ready,
VAR7,
VAR3,
VAR16,
valid
);
input clk;
input reset;
input [ 7: 0] VAR25;
input ready;
output [15: 0] VAR7;
output VAR3;
output VAR16;
output valid;
wire VAR6;
wire VAR12;
wire VAR14;
wire [ 7: 0] VAR9;
reg [ 7: 0] VAR29;
reg [ 7: 0] VAR27 [ 5: 1];
reg VAR11;
reg [ 6: 1] VAR20;
reg VAR19;
reg [15: 0] VAR28;
reg VAR2;
reg VAR8;
integer VAR13;
always @ (posedge clk)
VAR29 <= VAR25;
always @ (posedge clk)
begin
for (VAR13 = 5; VAR13 > 1; VAR13 = VAR13 - 1)
VAR27[VAR13] <= VAR27[(VAR13 - 1)];
VAR27[1] <= VAR29;
end
always @(posedge clk)
begin
if ((VAR27[3] == 8'hFF) &&
(VAR27[2] == 8'h00) &&
(VAR27[1] == 8'h00))
VAR11 <= 1'b1;
end
else
VAR11 <= 1'b0;
end
always @ (posedge clk)
begin
if (reset)
VAR20 <= 6'h00;
end
else if (VAR12 | VAR14)
VAR20 <= {VAR20[5:1], 1'b1};
else if (VAR6 == 1'b1)
VAR20 <= 6'h00;
else
VAR20[6:2] <= VAR20[5:1];
end
always @ (posedge clk)
begin
if (reset)
VAR19 <= 1'b0;
end
else if (VAR14)
VAR19 <= 1'b1;
else if (VAR12)
VAR19 <= 1'b0;
end
always @ (posedge clk)
VAR28 <= {VAR27[5], VAR27[4]};
always @ (posedge clk)
begin
if (~VAR19 & VAR14)
VAR2 <= 1'b1;
end
else if (VAR19 & VAR12)
VAR2 <= 1'b1;
else if (valid)
VAR2 <= 1'b0;
end
always @(posedge clk)
begin
if (VAR20[5])
VAR8 <= VAR8 ^ 1'b1;
end
else
VAR8 <= 1'b0;
end
assign VAR9 = VAR27[1];
assign VAR6 =
( VAR11 &
( (VAR9[5] ^ VAR9[4]) == VAR9[3]) &
( (VAR9[6] ^ VAR9[4]) == VAR9[2]) &
( (VAR9[6] ^ VAR9[5]) == VAR9[1]) &
( (VAR9[6] ^ VAR9[5] ^ VAR9[4]) == VAR9[0])
);
assign VAR12 = VAR6 &
VAR9[6] & ~VAR9[5] & ~VAR9[4];
assign VAR14 = VAR6 &
~VAR9[6] & ~VAR9[5] & ~VAR9[4];
VAR15 VAR22 (
.clk (clk),
.reset (reset),
.VAR10 (VAR28),
.VAR5 (VAR2),
.VAR24 (1'b0),
.VAR18 (VAR8),
.VAR23 (ready),
.VAR17 (),
.VAR4 (VAR7),
.VAR26 (VAR3),
.VAR30 (VAR16),
.VAR21 (valid)
);
VAR22.VAR1 = 15;
endmodule | gpl-3.0 |
timtian090/Playground | UVM/UVMPlayground/Lab4/Lab4-Project/FxP_ABS_Function.v | 1,126 | module MODULE1
parameter VAR2 = 16
)
(
input [VAR2-1:0] VAR1,
output [VAR2-1:0] VAR3
);
assign VAR3 = VAR1[VAR2-1] ? ~VAR1 + 1'b1 : VAR1;
endmodule | mit |
dekuNukem/FAP_Z80 | FAP_modules/video_card/FPGA_code/src/pc_vga_8x16_00_7F.v | 7,015 | module MODULE1 (
input clk,
input [6:0] VAR34,
input [3:0] VAR8,
input [2:0] VAR63,
output wire VAR13
);
VAR24 VAR67 (
.VAR22(clk),
.VAR50(1'b1),
.VAR45(1'b0),
.VAR47({VAR34[6:1], ~VAR34[0], VAR8, ~VAR63}),
.VAR41(1'b0),
.VAR60(1'b0),
.VAR65(VAR13)
);
endmodule | mit |
n8thenetninja/Cloud-Car | VeriLog/QuartusProjects/ServoController/ServoController_vlg_tst.v | 1,300 | module MODULE1();
reg clk;
reg enable;
reg [7:0] VAR5;
wire VAR3;
VAR1 #(.VAR4(8)) VAR2 ( .VAR6( VAR3 ), .VAR7( VAR5 ), .VAR8( enable ), .clk( clk ) );
begin | gpl-3.0 |
MForever78/CPUFly | ipcore_dir/Video_Memory.v | 4,088 | module MODULE1(
VAR28,
VAR32,
VAR43,
clk,
VAR2,
VAR37,
VAR18
);
input [11 : 0] VAR28;
input [15 : 0] VAR32;
input [11 : 0] VAR43;
input clk;
input VAR2;
output [15 : 0] VAR37;
output [15 : 0] VAR18;
VAR22 #(
.VAR24(12),
.VAR26("0"),
.VAR4(2400),
.VAR58("VAR20"),
.VAR51(1),
.VAR1(1),
.VAR29(1),
.VAR23(1),
.VAR50(0),
.VAR47(0),
.VAR42(0),
.VAR8(0),
.VAR60(0),
.VAR55(0),
.VAR16(0),
.VAR10(0),
.VAR27(0),
.VAR54(0),
.VAR19(1),
.VAR13(0),
.VAR38(1),
.VAR25("MODULE1.VAR17"),
.VAR35(2),
.VAR5(1),
.VAR48(0),
.VAR53(0),
.VAR52(0),
.VAR41(1),
.VAR39(0),
.VAR31(0),
.VAR46(1),
.VAR40(16)
)
VAR21 (
.VAR45(VAR28),
.VAR9(VAR32),
.VAR59(VAR43),
.VAR6(clk),
.VAR14(VAR2),
.VAR56(VAR37),
.VAR12(VAR18),
.VAR3(),
.VAR30(),
.VAR15(),
.VAR33(),
.VAR7(),
.VAR49(),
.VAR36(),
.VAR34(),
.VAR44(),
.VAR57(),
.VAR11()
);
endmodule | mit |
YuxuanLing/trunk | trunk/references/h265enc_v1.0/rtl/tq/butterfly3_16.v | 3,569 | module MODULE1(
enable,
VAR21,
VAR2,
VAR4,
VAR7,
VAR27,
VAR1,
VAR28,
VAR25,
VAR30,
VAR11,
VAR13,
VAR26,
VAR19,
VAR15,
VAR24,
VAR22,
o0,
o1,
o2,
o3,
o4,
o5,
o6,
o7,
VAR3 ,
VAR9 ,
o10,
o11,
o12,
o13,
o14,
o15
);
input enable;
input signed [27:0] VAR21;
input signed [27:0] VAR2;
input signed [27:0] VAR4;
input signed [27:0] VAR7;
input signed [27:0] VAR27;
input signed [27:0] VAR1;
input signed [27:0] VAR28;
input signed [27:0] VAR25;
input signed [27:0] VAR30;
input signed [27:0] VAR11;
input signed [27:0] VAR13;
input signed [27:0] VAR26;
input signed [27:0] VAR19;
input signed [27:0] VAR15;
input signed [27:0] VAR24;
input signed [27:0] VAR22;
output signed [27:0] o0 ;
output signed [27:0] o1 ;
output signed [27:0] o2 ;
output signed [27:0] o3 ;
output signed [27:0] o4 ;
output signed [27:0] o5 ;
output signed [27:0] o6 ;
output signed [27:0] o7 ;
output signed [27:0] VAR3 ;
output signed [27:0] VAR9 ;
output signed [27:0] o10;
output signed [27:0] o11;
output signed [27:0] o12;
output signed [27:0] o13;
output signed [27:0] o14;
output signed [27:0] o15;
wire signed [27:0] b0;
wire signed [27:0] b1;
wire signed [27:0] VAR18;
wire signed [27:0] VAR8;
wire signed [27:0] VAR17;
wire signed [27:0] VAR5;
wire signed [27:0] VAR6;
wire signed [27:0] VAR23;
wire signed [27:0] VAR14;
wire signed [27:0] VAR29;
wire signed [27:0] b10;
wire signed [27:0] b11;
wire signed [27:0] VAR16;
wire signed [27:0] VAR12;
wire signed [27:0] VAR10;
wire signed [27:0] VAR20;
assign b0=VAR21+VAR22;
assign b1=VAR2+VAR24;
assign VAR18=VAR4+VAR15;
assign VAR8=VAR7+VAR19;
assign VAR17=VAR27+VAR26;
assign VAR5=VAR1+VAR13;
assign VAR6=VAR28+VAR11;
assign VAR23=VAR25+VAR30;
assign VAR14=VAR25-VAR30;
assign VAR29=VAR28-VAR11;
assign b10=VAR1-VAR13;
assign b11=VAR27-VAR26;
assign VAR16=VAR7-VAR19;
assign VAR12=VAR4-VAR15;
assign VAR10=VAR2-VAR24;
assign VAR20=VAR21-VAR22;
assign o0=enable?b0:VAR21;
assign o1=enable?b1:VAR2;
assign o2=enable?VAR18:VAR4;
assign o3=enable?VAR8:VAR7;
assign o4=enable?VAR17:VAR27;
assign o5=enable?VAR5:VAR1;
assign o6=enable?VAR6:VAR28;
assign o7=enable?VAR23:VAR25;
assign VAR3=enable?VAR14:VAR30;
assign VAR9=enable?VAR29:VAR11;
assign o10=enable?b10:VAR13;
assign o11=enable?b11:VAR26;
assign o12=enable?VAR16:VAR19;
assign o13=enable?VAR12:VAR15;
assign o14=enable?VAR10:VAR24;
assign o15=enable?VAR20:VAR22;
endmodule | gpl-3.0 |
marco-c/leon-nexys2 | grlib-gpl-1.3.4-b4140/lib/micron/ddr_sdram/ddr2.v | 130,498 | module MODULE1 (
VAR109,
VAR43,
VAR75,
VAR102,
VAR42,
VAR73,
VAR134,
VAR44,
VAR3,
addr,
VAR133,
VAR150,
VAR72,
VAR93,
VAR52
);
parameter VAR111 = 2500; parameter VAR159 = 100; parameter VAR167 = 100; parameter VAR88 = 200; parameter VAR107 = 150; parameter VAR15 = 175; parameter VAR85 = 200; parameter VAR105 = 200; parameter VAR168 = 300; parameter VAR28 = 450; parameter VAR137 = 300; parameter VAR151 = 400; parameter VAR152 = 50; parameter VAR30 = 125; parameter VAR18 = 350; parameter VAR116 = 200; parameter VAR153 = 0.35; parameter VAR76 = 200; parameter VAR115 = 275; parameter VAR82 = 55000; parameter VAR67 = 12000; parameter VAR125 = 7500; parameter VAR166 = 12500; parameter VAR140 = 8; parameter VAR110 = 12500; else VAR128 VAR2
parameter VAR111 = 2500; parameter VAR159 = 100; parameter VAR167 = 100; parameter VAR88 = 200; parameter VAR107 = 150; parameter VAR15 = 175; parameter VAR85 = 200; parameter VAR105 = 200; parameter VAR168 = 300; parameter VAR28 = 450; parameter VAR137 = 300; parameter VAR151 = 400; parameter VAR152 = 50; parameter VAR30 = 125; parameter VAR18 = 350; parameter VAR116 = 200; parameter VAR153 = 0.35; parameter VAR76 = 200; parameter VAR115 = 275; parameter VAR82 = 55000; parameter VAR67 = 15000; parameter VAR125 = 10000; parameter VAR166 = 15000; parameter VAR140 = 8; parameter VAR110 = 15000; else VAR128 VAR54
parameter VAR111 = 3000; parameter VAR159 = 125; parameter VAR167 = 125; parameter VAR88 = 250; parameter VAR107 = 175; parameter VAR15 = 225; parameter VAR85 = 250; parameter VAR105 = 250; parameter VAR168 = 350; parameter VAR28 = 450; parameter VAR137 = 340; parameter VAR151 = 450; parameter VAR152 = 100; parameter VAR30 = 175; parameter VAR18 = 400; parameter VAR116 = 240; parameter VAR153 = 0.35; parameter VAR76 = 200; parameter VAR115 = 275; parameter VAR82 = 54000; parameter VAR67 = 12000; parameter VAR125 = 7500; parameter VAR166 = 12000; parameter VAR140 = 7; parameter VAR110 = 12000; else VAR128 VAR56
parameter VAR111 = 3000; parameter VAR159 = 125; parameter VAR167 = 125; parameter VAR88 = 250; parameter VAR107 = 175; parameter VAR15 = 225; parameter VAR85 = 250; parameter VAR105 = 250; parameter VAR168 = 350; parameter VAR28 = 450; parameter VAR137 = 340; parameter VAR151 = 450; parameter VAR152 = 100; parameter VAR30 = 175; parameter VAR18 = 400; parameter VAR116 = 240; parameter VAR153 = 0.35; parameter VAR76 = 200; parameter VAR115 = 275; parameter VAR82 = 55000; parameter VAR67 = 15000; parameter VAR125 = 7500; parameter VAR166 = 15000; parameter VAR140 = 7; parameter VAR110 = 15000; else VAR128 VAR57
parameter VAR111 = 3750; parameter VAR159 = 125; parameter VAR167 = 125; parameter VAR88 = 250; parameter VAR107 = 175; parameter VAR15 = 225; parameter VAR85 = 250; parameter VAR105 = 250; parameter VAR168 = 350; parameter VAR28 = 450; parameter VAR137 = 400; parameter VAR151 = 500; parameter VAR152 = 100; parameter VAR30 = 225; parameter VAR18 = 450; parameter VAR116 = 300; parameter VAR153 = 0.25; parameter VAR76 = 250; parameter VAR115 = 375; parameter VAR82 = 55000; parameter VAR67 = 15000; parameter VAR125 = 7500; parameter VAR166 = 15000; parameter VAR140 = 6; parameter VAR110 = 15000; else
parameter VAR111 = 5000; parameter VAR159 = 125; parameter VAR167 = 150; parameter VAR88 = 250; parameter VAR107 = 175; parameter VAR15 = 225; parameter VAR85 = 250; parameter VAR105 = 250; parameter VAR168 = 350; parameter VAR28 = 450; parameter VAR137 = 450; parameter VAR151 = 600; parameter VAR152 = 150; parameter VAR30 = 275; parameter VAR18 = 500; parameter VAR116 = 350; parameter VAR153 = 0.25; parameter VAR76 = 350; parameter VAR115 = 475; parameter VAR82 = 55000; parameter VAR67 = 15000; parameter VAR125 = 10000; parameter VAR166 = 15000; parameter VAR140 = 6; parameter VAR110 = 15000; VAR47 VAR47 VAR47 VAR47 VAR47
parameter VAR21 = 0; parameter VAR136 = 5; parameter VAR135 = 3; parameter VAR5 = 6; parameter VAR33 = 2; parameter VAR23 = 6; parameter VAR92 = 4; parameter VAR104 = 8; parameter VAR6 = 8000; parameter VAR141 = 0.48; parameter VAR10 = 0.52; parameter VAR66 = 0.48; parameter VAR161 = 0.52; parameter VAR37 = VAR151; parameter VAR118 = VAR151; parameter VAR100 = 0.35; parameter VAR68 = 0.35; parameter VAR144 = 0.35; parameter VAR103 = 0.20; parameter VAR87 = 0.20; parameter VAR7 = 0.40; parameter VAR34 = 0.25; parameter VAR55 = 0.6; parameter VAR122 = 2; parameter VAR101 = 40000; parameter VAR32 =70000000; parameter VAR63 = 7500; parameter VAR113 = 15000; parameter VAR147 = 2; parameter VAR38 = 200; parameter VAR61 = 75000; parameter VAR20 =70000000; parameter VAR149 = VAR61 + 10000; parameter VAR124 = 200; parameter VAR48 = VAR76; parameter VAR1 = 2; parameter VAR62 = 2.5; parameter VAR65 = 2000; parameter VAR98 = 2000; parameter VAR94 = 3; parameter VAR35 = 8; parameter VAR69 = 12000; parameter VAR70 = 2; parameter VAR148 = 2; parameter VAR138 = 3;
parameter VAR71 = 1; parameter VAR51 = 13; parameter VAR36 = 13; parameter VAR91 = 11; parameter VAR86 = 4; parameter VAR50 = 1; parameter VAR165 = 7500; parameter VAR129 = 37500; else VAR128 VAR83
parameter VAR71 = 1; parameter VAR51 = 13; parameter VAR36 = 13; parameter VAR91 = 10; parameter VAR86 = 8; parameter VAR50 = 1; parameter VAR165 = 7500; parameter VAR129 = 37500; else
parameter VAR71 = 2; parameter VAR51 = 13; parameter VAR36 = 13; parameter VAR91 = 9; parameter VAR86 = 16; parameter VAR50 = 2; parameter VAR165 = 10000; parameter VAR129 = 50000; VAR47 VAR47
parameter VAR19 = 2; parameter VAR31 = 10; parameter VAR131 = 10; parameter VAR142 = 3; parameter VAR12 = 2;
parameter VAR11 = 1; parameter VAR158 = 0; parameter VAR13 = 0; parameter VAR139 = 0; parameter VAR80 = 711689044;
parameter VAR96 = 2; parameter VAR99 = 1; parameter VAR84 = 2; parameter VAR81 = 1; parameter VAR27 = 0; parameter VAR126 = 0; parameter VAR163 = 1; parameter VAR25 = 1; VAR154 VAR22 VAR86/VAR50
input VAR109;
input VAR43;
input VAR75;
input VAR102;
input VAR42;
input VAR73;
input VAR134;
inout [VAR71-1:0] VAR44;
input [VAR19-1:0] VAR3;
input [VAR51-1:0] addr;
inout [VAR86-1:0] VAR133;
inout [VAR50-1:0] VAR150;
inout [VAR50-1:0] VAR72;
output [VAR50-1:0] VAR93;
input VAR52;
real VAR123;
VAR156 VAR97 [VAR38-1:0];
VAR156 VAR78 [VAR38-1:0];
VAR156 VAR121 [VAR38-1:0];
VAR156 VAR79;
VAR156 VAR145;
VAR156 VAR26;
real VAR106;
real VAR146;
VAR156 VAR4;
VAR156 VAR112;
real VAR114;
integer VAR17;
real VAR90;
real VAR155;
integer VAR45 [VAR50-1:0];
integer VAR41;
integer VAR46;
integer VAR127;
integer VAR130;
integer VAR24;
reg VAR40;
reg [VAR142:0] VAR9;
integer VAR119;
integer VAR8;
reg VAR132;
reg VAR49;
reg VAR53;
integer VAR74;
reg VAR29;
reg [1:0] VAR95;
reg VAR164;
reg [2:0] VAR117;
reg VAR39;
reg VAR160;
reg VAR120;
integer VAR14;
integer VAR77;
parameter
VAR162 = 4'b0000,
VAR157 = 4'b0001,
VAR108 = 4'b0010,
VAR64 = 4'b0011,
VAR89 = 4'b0100,
VAR58 = 4'b0101,
VAR16 = 4'b0111,
VAR60 = 4'b1000,
VAR143 = 4'b1001
;
reg [8*9-1:0] VAR59 [9:0];
begin
end
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin | gpl-2.0 |
EPiCS/soundgates | hardware/design/reference/cf_lib/edk/pcores/adi_common_v1_00_a/hdl/verilog/cf_jesd_align_2.v | 3,759 | module MODULE1 (
VAR2,
VAR10,
VAR4,
VAR9,
VAR5,
VAR8,
VAR1);
input VAR2;
input [ 3:0] VAR10;
input [ 3:0] VAR4;
input [ 3:0] VAR9;
input [31:0] VAR5;
output VAR8;
output [31:0] VAR1;
reg [ 7:0] VAR6 = 'd0;
reg VAR8 = 'd0;
reg [31:0] VAR1 = 'd0;
wire [ 3:0] VAR7;
wire VAR3;
assign VAR7 = ~VAR4;
assign VAR3 = ((VAR10 == VAR7) && (VAR9 == 4'd0)) ? 1'b0 : 1'b1;
always @(posedge VAR2) begin
VAR6 <= VAR5[31:24];
case (VAR10)
4'b0101: begin
VAR8 <= VAR3;
VAR1 <= VAR5;
end
4'b1010: begin
VAR8 <= VAR3;
VAR1 <= {VAR5[23:0], VAR6};
end
default: begin
VAR8 <= 1'b1;
VAR1 <= 32'hffff;
end
endcase
end
endmodule | mit |
alexforencich/verilog-wishbone | rtl/wb_mux_2.v | 5,440 | module MODULE1 #
(
parameter VAR38 = 32, parameter VAR15 = 32, parameter VAR18 = (VAR38/8) )
(
input wire clk,
input wire rst,
input wire [VAR15-1:0] VAR26, input wire [VAR38-1:0] VAR25, output wire [VAR38-1:0] VAR4, input wire VAR2, input wire [VAR18-1:0] VAR3, input wire VAR17, output wire VAR35, output wire VAR5, output wire VAR39, input wire VAR7,
output wire [VAR15-1:0] VAR9, input wire [VAR38-1:0] VAR19, output wire [VAR38-1:0] VAR36, output wire VAR14, output wire [VAR18-1:0] VAR22, output wire VAR32, input wire VAR41, input wire VAR23, input wire VAR6, output wire VAR37,
input wire [VAR15-1:0] VAR31, input wire [VAR15-1:0] VAR12,
output wire [VAR15-1:0] VAR8, input wire [VAR38-1:0] VAR24, output wire [VAR38-1:0] VAR1, output wire VAR34, output wire [VAR18-1:0] VAR40, output wire VAR27, input wire VAR13, input wire VAR16, input wire VAR11, output wire VAR28,
input wire [VAR15-1:0] VAR20, input wire [VAR15-1:0] VAR21 );
wire VAR30 = ~|((VAR26 ^ VAR31) & VAR12);
wire VAR43 = ~|((VAR26 ^ VAR20) & VAR21);
wire VAR29 = VAR30;
wire VAR42 = VAR43 & ~(VAR30);
wire VAR10 = VAR7 & VAR17;
wire VAR33 = ~(VAR29 | VAR42) & VAR10;
assign VAR4 = VAR29 ? VAR19 :
VAR42 ? VAR24 :
{VAR38{1'b0}};
assign VAR35 = VAR41 |
VAR13;
assign VAR5 = VAR23 |
VAR16 |
VAR33;
assign VAR39 = VAR6 |
VAR11;
assign VAR9 = VAR26;
assign VAR36 = VAR25;
assign VAR14 = VAR2 & VAR29;
assign VAR22 = VAR3;
assign VAR32 = VAR17 & VAR29;
assign VAR37 = VAR7 & VAR29;
assign VAR8 = VAR26;
assign VAR1 = VAR25;
assign VAR34 = VAR2 & VAR42;
assign VAR40 = VAR3;
assign VAR27 = VAR17 & VAR42;
assign VAR28 = VAR7 & VAR42;
endmodule | mit |
SeanZarzycki/openSPARC-FPU | project/src/fpu_cnt_lead0_lvl3.v | 2,512 | module MODULE1 (
VAR3,
VAR10,
VAR5,
VAR6,
VAR9,
VAR11,
VAR12,
VAR2,
VAR7,
VAR8,
VAR4,
VAR1
);
input VAR3; input VAR10; input VAR5; input VAR6; input VAR9; input VAR11; input VAR12; input VAR2;
output VAR7; output VAR8; output VAR4; output VAR1;
wire VAR7;
wire VAR8;
wire VAR4;
wire VAR1;
assign VAR7= VAR9 && VAR3;
assign VAR8= ((!VAR3) && VAR10)
|| (VAR3 && VAR11);
assign VAR4= ((!VAR3) && VAR5)
|| (VAR3 && VAR12);
assign VAR1= ((!VAR3) && VAR6)
|| (VAR3 && VAR2);
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/a32oi/sky130_fd_sc_hdll__a32oi_2.v | 2,499 | module MODULE1 (
VAR7 ,
VAR5 ,
VAR8 ,
VAR12 ,
VAR2 ,
VAR6 ,
VAR3,
VAR1,
VAR10 ,
VAR4
);
output VAR7 ;
input VAR5 ;
input VAR8 ;
input VAR12 ;
input VAR2 ;
input VAR6 ;
input VAR3;
input VAR1;
input VAR10 ;
input VAR4 ;
VAR11 VAR9 (
.VAR7(VAR7),
.VAR5(VAR5),
.VAR8(VAR8),
.VAR12(VAR12),
.VAR2(VAR2),
.VAR6(VAR6),
.VAR3(VAR3),
.VAR1(VAR1),
.VAR10(VAR10),
.VAR4(VAR4)
);
endmodule
module MODULE1 (
VAR7 ,
VAR5,
VAR8,
VAR12,
VAR2,
VAR6
);
output VAR7 ;
input VAR5;
input VAR8;
input VAR12;
input VAR2;
input VAR6;
supply1 VAR3;
supply0 VAR1;
supply1 VAR10 ;
supply0 VAR4 ;
VAR11 VAR9 (
.VAR7(VAR7),
.VAR5(VAR5),
.VAR8(VAR8),
.VAR12(VAR12),
.VAR2(VAR2),
.VAR6(VAR6)
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/busdrivernovlp2/sky130_fd_sc_lp__busdrivernovlp2.functional.v | 1,306 | module MODULE1 (
VAR4 ,
VAR1 ,
VAR3
);
output VAR4 ;
input VAR1 ;
input VAR3;
bufif0 VAR2 (VAR4 , VAR1, VAR3 );
endmodule | apache-2.0 |
SI-RISCV/e200_opensource | rtl/e203/core/e203_ifu.v | 9,235 | module MODULE1(
output[VAR56-1:0] VAR55,
output VAR32,
input VAR50,
input [VAR56-1:0] VAR2,
input [VAR37-1:0] VAR65,
output VAR53, input VAR62, output [VAR28-1:0] VAR51,
input VAR10, output VAR6, input VAR58, input [VAR17-1:0] VAR1,
input VAR52, output VAR18, input VAR39, input [VAR67-1:0] VAR20,
output [VAR34-1:0] VAR54, output [VAR56-1:0] VAR4, output VAR8,
output VAR43, output VAR31, output [VAR36-1:0] VAR44,
output [VAR36-1:0] VAR25,
output VAR64, output VAR24,
output VAR9, input VAR59,
output VAR14,
input VAR35,
input [VAR56-1:0] VAR26,
input [VAR56-1:0] VAR16,
input VAR23,
output VAR66,
input VAR22,
input [VAR3-1:0] VAR12,
input [VAR3-1:0] VAR5,
input VAR11,
input VAR42,
input [VAR36-1:0] VAR21,
input VAR40,
input VAR47 ,
input VAR7 ,
input VAR48 ,
input VAR29 ,
input clk,
input VAR13
);
wire VAR38;
wire VAR49;
wire [VAR56-1:0] VAR63;
wire VAR68;
wire VAR30;
wire [VAR56-1:0] VAR61;
wire VAR27;
wire VAR69;
wire VAR33;
wire [VAR34-1:0] VAR46;
VAR57 VAR19(
.VAR55 (VAR55),
.VAR2 (VAR2),
.VAR38 (VAR38),
.VAR49 (VAR49),
.VAR63 (VAR63 ),
.VAR68 (VAR68 ),
.VAR30(VAR30),
.VAR61 (VAR61 ),
.VAR27 (VAR27),
.VAR69 (VAR69),
.VAR33 (VAR33 ),
.VAR46 (VAR46),
.VAR54 (VAR54 ),
.VAR4 (VAR4 ),
.VAR8 (VAR8 ),
.VAR43 (VAR43),
.VAR31 (VAR31 ),
.VAR44 (VAR44),
.VAR25 (VAR25),
.VAR64(VAR64),
.VAR24(VAR24),
.VAR9 (VAR9 ),
.VAR59 (VAR59 ),
.VAR14 (VAR14 ),
.VAR35 (VAR35 ),
.VAR26 (VAR26),
.VAR23 (VAR23 ),
.VAR66 (VAR66 ),
.VAR22 (VAR22 ),
.VAR12 (VAR12 ),
.VAR5 (VAR5 ),
.VAR11 (VAR11 ),
.VAR42 (VAR42),
.VAR21 (VAR21),
.VAR40(VAR40),
.VAR47 (VAR47 ),
.VAR7 (VAR7 ),
.VAR48 (VAR48 ),
.VAR29 (VAR29 ),
.clk (clk ),
.VAR13 (VAR13 )
);
VAR45 VAR41 (
.VAR38 (VAR38),
.VAR49 (VAR49),
.VAR63 (VAR63 ),
.VAR68 (VAR68 ),
.VAR30(VAR30),
.VAR61 (VAR61 ),
.VAR27 (VAR27),
.VAR69 (VAR69),
.VAR33 (VAR33 ),
.VAR46 (VAR46),
.VAR50 (VAR50),
.VAR53(VAR53),
.VAR62(VAR62),
.VAR51 (VAR51 ),
.VAR10(VAR10),
.VAR6(VAR6),
.VAR58 (VAR58 ),
.VAR1(VAR1),
.VAR15(VAR15),
.VAR60 (VAR60 ),
.VAR52(VAR52),
.VAR18(VAR18),
.VAR39 (VAR39 ),
.VAR20(VAR20),
.clk (clk ),
.VAR13 (VAR13 )
);
assign VAR32 = 1'b1;
endmodule | apache-2.0 |
CospanDesign/nysa-tx1-pcie-platform | tx1_pcie/slave/wb_tx1_pcie/rtl/xilinx/pcie_7x_v1_11_0_axi_basic_tx.v | 9,992 | module MODULE1 #(
parameter VAR28 = 128, parameter VAR46 = "VAR33", parameter VAR20 = "VAR13", parameter VAR26 = "VAR13", parameter VAR27 = 1,
parameter VAR45 = (VAR28 == 128) ? 2 : 1, parameter VAR1 = VAR28 / 8 ) (
input [VAR28-1:0] VAR31, input VAR4, output VAR34, input [VAR1-1:0] VAR17, input VAR47, input [3:0] VAR25,
input VAR9, input VAR21,
output [VAR28-1:0] VAR23, output VAR41, output VAR36, output VAR8, input VAR37, output VAR11, output [VAR45-1:0] VAR6, output VAR10, output VAR18, input [5:0] VAR16, output VAR30,
input VAR29, output VAR12, input VAR35,
input [2:0] VAR42,
input VAR43, input [1:0] VAR40, input [31:0] VAR19, input VAR38,
input VAR5, output VAR24,
input VAR3, input VAR44 );
wire VAR14;
VAR32 #(
.VAR28( VAR28 ),
.VAR26( VAR26 ),
.VAR27( VAR27 ),
.VAR45( VAR45 ),
.VAR1( VAR1 )
) VAR15 (
.VAR31( VAR31 ),
.VAR34( VAR34 ),
.VAR4( VAR4 ),
.VAR17( VAR17 ),
.VAR47( VAR47 ),
.VAR25( VAR25 ),
.VAR23( VAR23 ),
.VAR41( VAR41 ),
.VAR36( VAR36 ),
.VAR8( VAR8 ),
.VAR37( VAR37 ),
.VAR11( VAR11 ),
.VAR6( VAR6 ),
.VAR10( VAR10 ),
.VAR18( VAR18 ),
.VAR30( VAR30 ),
.VAR35( VAR35 ),
.VAR14( VAR14 ),
.VAR3( VAR3 ),
.VAR44( VAR44 )
);
generate
if(VAR26 == "VAR13") begin : VAR39
VAR22 #(
.VAR28( VAR28 ),
.VAR46( VAR46 ),
.VAR20( VAR20 ),
.VAR27( VAR27 )
) VAR2 (
.VAR31( VAR31 ),
.VAR4( VAR4 ),
.VAR25( VAR25 ),
.VAR47( VAR47 ),
.VAR9( VAR9 ),
.VAR21( VAR21 ),
.VAR16( VAR16 ),
.VAR37( VAR37 ),
.VAR29( VAR29 ),
.VAR12( VAR12 ),
.VAR35( VAR35 ),
.VAR42( VAR42 ),
.VAR43( VAR43 ),
.VAR40( VAR40 ),
.VAR19( VAR19 ),
.VAR38( VAR38 ),
.VAR5( VAR5 ),
.VAR24( VAR24 ),
.VAR14( VAR14 ),
.VAR3( VAR3 ),
.VAR44( VAR44 )
);
end
else begin : VAR7
assign VAR14 = 1'b0;
assign VAR24 = VAR9;
assign VAR12 = VAR21;
end
endgenerate
endmodule | mit |
jmassucco17/full_mips | processor/SingleCycleDatapath/ControlUnit.v | 5,080 | module MODULE1(input[5:0] VAR14,
input[5:0] VAR1,
output reg VAR15,
output reg VAR2,
output reg[1:0] VAR8,
output reg[3:0] VAR16,
output reg VAR13,
output reg VAR12,
output reg VAR9,
output reg VAR10,
output reg VAR4,
output reg VAR3,
output reg VAR5);
always @(VAR14, VAR1) begin
VAR15 = 1'VAR11;
VAR2 = 1'VAR11;
VAR8 = 2'VAR6;
VAR16 = 4'VAR7;
VAR13 = 1'VAR11;
VAR12 = 1'VAR11;
VAR9 = 1'VAR11;
VAR10 = 1'VAR11;
VAR4 = 1'b0; VAR3 = 1'b0; VAR5 = 1'b0;
case (VAR14)
6'h00: begin
VAR15 = 1;
VAR2 = 1;
VAR8 = 0;
VAR13 = 0;
VAR12 = 0;
VAR9 = 0;
case (VAR1)
6'h20: begin
VAR16 = 4'b0000;
end
6'h21: begin
VAR16 = 4'b0000;
end
6'h22: begin
VAR16 = 4'b0001;
end
6'h23: begin
VAR16 = 4'b0001;
end
6'h24: begin
VAR16 = 4'b0010;
end
6'h27: begin
VAR16 = 4'b0100;
end
6'h25: begin
VAR16 = 4'b0011;
end
6'h26: begin
VAR16 = 4'b0101;
end
6'h0: begin
VAR16 = 6;
VAR8 = 2;
end
6'h2: begin
VAR16 = 7;
VAR8 = 2;
end
6'h3: begin
VAR16 = 8;
VAR8 = 2;
end
6'h4: begin
VAR16 = 6;
end
6'h6: begin
VAR16 = 7;
end
6'h7: begin
VAR16 = 8;
end
6'h2a: begin
VAR16 = 4'b1001;
end
6'h2b: begin
VAR16 = 4'b1010;
end
6'h18: begin
VAR4 = 1;
VAR2 = 0;
VAR16 = 4'b0010;
end
6'h19: begin
VAR4 = 1;
VAR2 = 0;
VAR16 = 4'b0011;
end
6'h1A: begin
VAR4 = 1;
VAR2 = 0;
VAR16 = 4'b0000;
end
6'h1B: begin
VAR4 = 1;
VAR2 = 0;
VAR16 = 4'b0001;
end
6'h10: begin
VAR16 = 4'b1111;
VAR3 = 1;
end
6'h12: begin
VAR16 = 4'b1111;
VAR5 = 1;
end
endcase
end
6'h23: begin
VAR15 = 0;
VAR2 = 1;
VAR8 = 1;
VAR16 = 4'b0000;
VAR13 = 0;
VAR12 = 0;
VAR9 = 1;
VAR10 = 0;
end
6'h2b: begin
VAR2 = 0;
VAR8 = 1;
VAR16 = 4'b0000;
VAR13 = 0;
VAR12 = 1;
VAR10 = 0;
end
6'h04: begin
VAR2 = 0;
VAR8 = 0;
VAR16 = 4'b0001;
VAR13 = 1;
VAR12 = 0;
end
endcase
end
endmodule | mit |
freeelectron-ro/zynq | vivado/division.srcs/top.v | 1,615 | module MODULE1( input clk,
output reg [3:0] VAR6,
input [3:0] VAR7,
input [3:0] VAR3 );
reg [7:0] VAR2;
reg [3:0] VAR9;
wire [3:0] VAR8;
wire [3:0] VAR4;
VAR5 VAR1( .clk(clk),
.VAR2(VAR2),
.VAR9(VAR9),
.VAR8(VAR8),
.VAR4(VAR4)
);
always @(posedge clk)
begin
if(VAR7[3]) VAR2[7:4] <= VAR3[3:0];
if(VAR7[2]) VAR2[3:0] <= VAR3[3:0];
if(VAR7[1]) VAR9[3:0] <= VAR3[3:0];
if(VAR7[0]) VAR6[3:0] <= VAR4[3:0];
end
else VAR6[3:0] <= VAR8[3:0];
end
endmodule | gpl-3.0 |
MarkBlanco/FPGA_Sandbox | RecComp/Lab1/embedded_lab_1/embedded_lab_1.cache/ip/2017.2/d5e322d2745b1271/zynq_design_1_axi_bram_ctrl_0_1_stub.v | 4,089 | module MODULE1(VAR33, VAR7, VAR27,
VAR47, VAR4, VAR25, VAR46, VAR44, VAR41,
VAR1, VAR19, VAR34, VAR43, VAR48, VAR49,
VAR28, VAR8, VAR30, VAR37, VAR13, VAR10, VAR2,
VAR45, VAR42, VAR24, VAR31, VAR23, VAR21,
VAR22, VAR35, VAR26, VAR5, VAR38, VAR15, VAR18,
VAR11, VAR6, VAR40, VAR3, VAR50, VAR14, VAR9,
VAR17, VAR39, VAR29, VAR32, VAR12, VAR36, VAR16,
VAR51, VAR20)
;
input VAR33;
input VAR7;
input [11:0]VAR27;
input [15:0]VAR47;
input [7:0]VAR4;
input [2:0]VAR25;
input [1:0]VAR46;
input VAR44;
input [3:0]VAR41;
input [2:0]VAR1;
input VAR19;
output VAR34;
input [31:0]VAR43;
input [3:0]VAR48;
input VAR49;
input VAR28;
output VAR8;
output [11:0]VAR30;
output [1:0]VAR37;
output VAR13;
input VAR10;
input [11:0]VAR2;
input [15:0]VAR45;
input [7:0]VAR42;
input [2:0]VAR24;
input [1:0]VAR31;
input VAR23;
input [3:0]VAR21;
input [2:0]VAR22;
input VAR35;
output VAR26;
output [11:0]VAR5;
output [31:0]VAR38;
output [1:0]VAR15;
output VAR18;
output VAR11;
input VAR6;
output VAR40;
output VAR3;
output VAR50;
output [3:0]VAR14;
output [15:0]VAR9;
output [31:0]VAR17;
input [31:0]VAR39;
output VAR29;
output VAR32;
output VAR12;
output [3:0]VAR36;
output [15:0]VAR16;
output [31:0]VAR51;
input [31:0]VAR20;
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/mux2/sky130_fd_sc_hs__mux2.pp.symbol.v | 1,292 | module MODULE1 (
input VAR6 ,
input VAR1 ,
output VAR4 ,
input VAR5 ,
input VAR2,
input VAR3
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/nand2b/sky130_fd_sc_hd__nand2b.symbol.v | 1,297 | module MODULE1 (
input VAR7,
input VAR5 ,
output VAR6
);
supply1 VAR3;
supply0 VAR1;
supply1 VAR4 ;
supply0 VAR2 ;
endmodule | apache-2.0 |
jncronin/jca | cpu/timer.v | 2,048 | module MODULE1(clk, rst, VAR3, addr, VAR4, VAR1, VAR2, interrupt);
input clk;
input rst;
inout [7:0] VAR3;
input [7:0] addr;
input VAR4;
input VAR1;
input VAR2;
output interrupt;
reg [7:0] VAR5[0:7];
assign VAR3 = (~VAR4 & ~VAR1) ? VAR5[addr] : 8'VAR6; | mit |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/mux2/sky130_fd_sc_ms__mux2.symbol.v | 1,322 | module MODULE1 (
input VAR8,
input VAR6,
output VAR4 ,
input VAR7
);
supply1 VAR3;
supply0 VAR1;
supply1 VAR2 ;
supply0 VAR5 ;
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/o21ai/sky130_fd_sc_hd__o21ai_0.v | 2,261 | module MODULE2 (
VAR8 ,
VAR1 ,
VAR9 ,
VAR10 ,
VAR3,
VAR2,
VAR4 ,
VAR5
);
output VAR8 ;
input VAR1 ;
input VAR9 ;
input VAR10 ;
input VAR3;
input VAR2;
input VAR4 ;
input VAR5 ;
VAR7 VAR6 (
.VAR8(VAR8),
.VAR1(VAR1),
.VAR9(VAR9),
.VAR10(VAR10),
.VAR3(VAR3),
.VAR2(VAR2),
.VAR4(VAR4),
.VAR5(VAR5)
);
endmodule
module MODULE2 (
VAR8 ,
VAR1,
VAR9,
VAR10
);
output VAR8 ;
input VAR1;
input VAR9;
input VAR10;
supply1 VAR3;
supply0 VAR2;
supply1 VAR4 ;
supply0 VAR5 ;
VAR7 VAR6 (
.VAR8(VAR8),
.VAR1(VAR1),
.VAR9(VAR9),
.VAR10(VAR10)
);
endmodule | apache-2.0 |
Subsets and Splits
No community queries yet
The top public SQL queries from the community will appear here once available.